[發明專利]一種FPGA中使用雙端口RAM實現多端口存儲單元的電路

在審

• 申請號: 201711203296.7
• 申請日: 2017-11-24
• 公開（公告）號: CN107977327A
• 公開（公告）日: 2018-05-01
• 發明（設計）人: 牛少平;鄧藝;郝沖;韓一鵬;魏艷艷
• 申請（專利權）人: 中國航空工業集團公司西安航空計算技術研究所
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 中國航空專利中心11008
• 代理人: 王中興

1.一種FPGA中使用雙端口RAM實現多端口存儲單元的電路，其特征為：所述電路包含FPGA中的雙端口存儲資源Block RAM和多端口轉雙端口的邏輯；其中所述邏輯內部采用三倍頻外部時鐘，實現一個外部時鐘周期內可接受多個讀寫端口訪問存儲單元的要求。

2.根據權利要求1所述的電路，其特征為：所述電路實現四讀兩寫的存儲單元；其中雙端口片上RAM為True Dual-Port模式，使用外部時鐘clk；多端口轉雙端口邏輯使用外部時鐘clk的三倍頻時鐘clk3x，當外部邏輯在時鐘clk的一時鐘周期內同時發出兩個寫請求和四個讀請求時，在多端口轉雙端口邏輯中轉換成：

1)第一個clk3x時鐘周期為：外部的寫a、b端口轉換為寫內部雙口RAM兩個端口的寫請求，產生寫使能、寫地址和寫數據；

2)第二個clk3x時鐘周期為：外部的讀a、b端口轉換為讀內部雙口RAM兩個端口的讀請求，產生讀使能和讀地址；

3)第三個clk3x時鐘周期為：外部的讀c、d端口轉換為讀內部雙口RAM兩個端口的讀請求，產生讀使能和讀地址，并在雙口RAM讀數據通道中采樣外部a、b端口發出的讀請求數據；

4)第四個clk3x時鐘周期為：外部邏輯a、b讀端口得到上一時鐘周期采樣的讀數據，并在雙口RAM讀數據通道中采樣外部c、d端口發出的讀請求數據；

5)第五個clk3x時鐘周期為：外部邏輯c、d讀端口得到上一時鐘周期采樣的讀數據；

在綜合時，需對外部時鐘clk和三倍頻時鐘clk3x進行多周期路徑的時序例外約束。