[發明專利]形成納米線內間隔的方法

有效

• 申請號: 201711191281.3
• 申請日: 2017-11-24
• 公開（公告）號: CN108231591B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 陶錚;曾文德;周順益
• 申請（專利權）人: IMEC非營利協會
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;B82Y10/00
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 王穎;郭輝

一種形成包含水平納米線的半導體器件的方法(100)。該方法包括提供(110)包含至少一個鰭片的半導體結構，所述鰭片包含交替的犧牲材料(4)層和納米線材料(3)層的堆疊，所述半導體結構包含部分覆蓋層堆疊的偽柵極(7)；至少部分地除去(130)緊鄰偽柵極(7)在納米線材料(3)層之間的犧牲材料(4)，由此形成空隙(14)；在空隙(14)內提供(140)間隔材料，由此形成內間隔(15)；除去(150)偽柵極(7)；選擇性除去(160)被偽柵極覆蓋的那部分鰭片中的犧牲材料(4)，由此釋放納米線，其中在除去偽柵極(7)和犧牲材料(4)以釋放納米線之前提供內間隔(15)。

技術領域

本發明涉及納米線半導體器件領域。本發明更具體涉及一種形成包含水平納米線的半導體器件的方法。

背景技術

形成堆疊納米線是降低半導體器件特征尺寸的重要步驟。

必須解決的一個重要問題是減小由于晶體管柵極和源漏區之間的重疊引起的寄生電容。

為了最大程度地減小寄生電容，形成內部間隔必須是納米線集成方案中的一個集成部分。

形成內部間隔對形成包含水平納米線的半導體器件的方法提出了額外的要求。因此，形成這種半導體器件的方法還有改善的空間。

發明內容

本發明實施方式的一個目的是提供形成包含水平納米線的半導體器件的良好方法。

上述目的是通過本發明所述的一種方法和器件實現的。

本發明的實施方式涉及一種形成包含水平納米線的半導體器件的方法，該方法包括：

-提供包含至少一個鰭片的半導體結構，所述至少一個鰭片包含交替的犧牲材料層和納米線材料層的堆疊，該半導體結構包含部分覆蓋至少一個鰭片的層堆疊的偽柵極，

-至少部分地除去緊鄰偽柵極在納米線材料層之間的犧牲材料，由此形成空隙，

-在空隙內提供間隔材料，由此形成內間隔，

-除去偽柵極，

-選擇性除去被偽柵極覆蓋的那部分鰭片中的犧牲材料，由此釋放納米線，

-其中緊鄰偽柵極在納米線材料層之間的犧牲材料被除去，提供內間隔，然后除去偽柵極和犧牲材料，由此釋放納米線。

本發明實施方式的優點在于，緊鄰偽柵極在納米線材料層之間的犧牲材料至少部分地被除去，形成內間隔，然后除去偽柵極和犧牲材料，以釋放納米線。優點在于，在偽柵極區域釋放納米線時，內間隔形成蝕刻終止層。因此，防止了在柵極間隔下進行蝕刻。本發明的實施方式的優點在于它們適用于不同納米線器件結構。例子有Si，SiGe，Ge或III/V納米線集成方案。本發明實施方式的優點在于，方法步驟容易整合到柵極全包圍納米線工藝流程中。本發明實施方式的優點在于，在內間隔形成過程中，在偽柵極區域無納米線材料暴露于柵極內的蝕刻等離子體。在移除偽柵極之前，可進行CMP或回蝕步驟，以除去過量的提供間隔材料時(例如，在內間隔沉積或填充過程中)添加的材料。本發明實施方式的一個優點在于，釋放柵極區域中納米線的過蝕刻時間不受限于犧牲材料中發生下切的風險。原因在于已經存在內間隔。這對于錐形的鰭片結構是特別有利的。對于這種鰭片結構，由于鰭片的錐形形貌，頂部的納米線具有較窄的寬度，而底部的納米線更寬。因此，需要延長過蝕刻時間，以完全釋放底部的納米線。如果無內間隔，在較長的過蝕刻時間內，犧牲材料中發生下切，特別在頂部納米線中將比底部嚴重。因此，本發明實施方式的優點在于，在選擇性去除偽柵極區域中犧牲材料之前設置內間隔，可以消除下切。本發明實施方式的一個優點在于，對于不同納米線的最終柵極長度僅僅取決于內間隔的位置。而在現有技術的方案中，釋放納米線的蝕刻是有時間限制的，因此可導致取決于位置的柵極長度(由于負載效應，在較高的位置比在較低的位置蝕刻的更快)。由于釋放納米線的蝕刻時間不受限，可以在材料中蝕刻的更深。因此，可以釋放多于兩個、多于三個或甚至多于四個納米線。