[發(fā)明專利]在線加載XILINX-FPGA多版本更新程序的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201711173234.6
• 申請(qǐng)日: 2017-11-22
• 公開（公告）號(hào): CN107977217B
• 公開（公告）日: 2020-10-23
• 發(fā)明（設(shè)計(jì)）人: 李波;張清帥
• 申請(qǐng)（專利權(quán)）人: 西南電子技術(shù)研究所（中國電子科技集團(tuán)公司第十研究所）
• 主分類號(hào): G06F8/65
• 分類號(hào): G06F8/65;G06F8/71;G06F8/61
• 代理公司: 成飛(集團(tuán))公司專利中心 51121
• 代理人: 郭純武

本發(fā)明公開的一種在線加載XILINX?FPGA多版本更新程序的方法，旨在提供一種實(shí)現(xiàn)簡單，容錯(cuò)能力增強(qiáng)，在線加載多版本更新程序的方法。本發(fā)明通過下述技術(shù)方案予以實(shí)現(xiàn)：上位機(jī)在線更新控制程序向含XILINX?FPGA芯片發(fā)送更新程序的數(shù)據(jù)幀，設(shè)置加載版本信息的控制幀，寫入更新版本存儲(chǔ)在FLASH中的版本位置的信息，更新程序版本信息的數(shù)據(jù)幀；更新程序?qū)懭胪瓿汕皩⒃摪姹具\(yùn)行狀態(tài)置為不可運(yùn)行；當(dāng)上位機(jī)將所有更新程序數(shù)據(jù)輸入完成后，F(xiàn)PGA程序使用所有有效數(shù)據(jù)累加和方式，校驗(yàn)接收到的更新程序的完整性；若校驗(yàn)通過，XILINX?FPGA芯片則自動(dòng)寫入加載版本信息到FALSH中分區(qū)存放多個(gè)版本信息緩存位置，將該加載版本運(yùn)行狀態(tài)置為可運(yùn)行，若校驗(yàn)不通過，直接結(jié)束。

技術(shù)領(lǐng)域

本發(fā)明關(guān)于通信系統(tǒng)中使用現(xiàn)場可編程門陣列FPGA芯片實(shí)現(xiàn)多版本加載方法。

背景技術(shù)

當(dāng)前通信系統(tǒng)中，大量使用現(xiàn)場可編程門陣列FPGA芯片實(shí)現(xiàn)信號(hào)處理，接口處理等功能；FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式。由于FPGA芯片具有可重配置程序功能，當(dāng)程序bug維護(hù)，升級(jí)或則新功能實(shí)現(xiàn)時(shí)，需要對(duì)芯片進(jìn)行多版本管理。隨著FPGA技術(shù)的快速發(fā)展，F(xiàn)PGA集成的邏輯資源越來越多，隨之而來的是FPGA的配置文件越來越大。由于當(dāng)前FPGA技術(shù)呈現(xiàn)出迅猛發(fā)展的態(tài)勢(shì)，這也就會(huì)存在更多的繼承FPGA邏輯資源，相應(yīng)也就會(huì)存在更大的配置FPGA文件。在當(dāng)前科學(xué)技術(shù)背景下，相應(yīng)也就會(huì)存在更大的高端配置FPGA文件，直接導(dǎo)致FPGA加載時(shí)間的大量增加，必須提升FPGA加載速度。目前廣泛使用的XILINX公司FPGA芯片器件，加載模式一般選擇的是SlaveSelectMAP(parallel，x8)配置模式，具體是通過CPU的GPIO模擬localbus總線，對(duì)EPLD中程序所定義的寄存器進(jìn)行讀寫，寄存器的某些Bit映射到EPLD的引腳上，而這些引腳連接FPGA的相關(guān)配置引腳，通過CPU讀寫EPLD的寄存器，來控制FPGA的相關(guān)配置引腳，來達(dá)到對(duì)FPGA配置的目的。FPGA加載主要分為2大類，一類是主動(dòng)模式(master)另一類是從模式(slave)。在主動(dòng)模式時(shí)FPGA會(huì)外掛存儲(chǔ)器存儲(chǔ)FPGAbit映像，F(xiàn)PGA會(huì)主動(dòng)提供時(shí)鐘訪問外部存儲(chǔ)器。在從模式時(shí)，F(xiàn)PGA作為從設(shè)備被掛在控制器CPU上由處理器控制對(duì)FPGA編程。上述兩種模式中，因?yàn)閺哪Ｊ紽PGA由外部CPU控制編程，可以通過遠(yuǎn)程更新CPU文件就可以實(shí)現(xiàn)對(duì)FPGA的版本更新，非常方便。但是當(dāng)CPU外掛的FPGA較多時(shí)會(huì)使系統(tǒng)加載時(shí)間過長，降低系統(tǒng)啟動(dòng)速度。而控制FPGA加載的EPLD寄存器主要有兩類，一個(gè)是配置數(shù)據(jù)寄存器FPGA_CFGDATA_REG，CPU將每個(gè)配置數(shù)據(jù)寫入該寄存器，然后該寄存器的值在每個(gè)配置時(shí)鐘的上升沿寫入FPGA。另一個(gè)寄存器是配置控制寄存器FPGA_CFG_REG，首先由CPU向FPGA_CFGDATA_REG寫入配置數(shù)據(jù)；然后通過3次讀和寫FPGA_CFG_REG，使得FPGA_CFGCLK先為低，再為高，最后為低，使FPGA_CFGCLK出現(xiàn)一個(gè)上升沿，則配置數(shù)據(jù)將在FPGA_CFGCLK的上升沿寫入FPGA。由此可見，向FPGA寫入一個(gè)配置數(shù)據(jù)，需要CPU對(duì)EPLD寄存器執(zhí)行4個(gè)寫操作，3個(gè)讀操作，共計(jì)大約3018ns，型號(hào)XC6VLX240T的FPGA配置數(shù)據(jù)為9232444字節(jié)，則加載一塊FPGA時(shí)間大約為3018ns*9232444＝27.8s。

FPGA配置的方法很多，但大都通過DSP或其它CPU讀取存儲(chǔ)器中的比特文件對(duì)FPGA進(jìn)行加載，其加載速率一般較低，占用的硬件空間也相對(duì)較大，不符合機(jī)載設(shè)備小型化、低功耗的總體發(fā)展思路，而且FPGA配置文件一般通過專用仿真器燒寫，在電磁環(huán)境相對(duì)惡劣的外場環(huán)境下，往往出現(xiàn)仿真器掛接失敗，無法進(jìn)行程序升級(jí)的情況。更新程序過程中出錯(cuò)，易導(dǎo)致再也不能繼續(xù)更新問題。