[發明專利]一種矢量網絡分析儀時鐘系統及其優化方法

有效

• 申請號: 201711162351.2
• 申請日: 2017-11-21
• 公開（公告）號: CN107991553B
• 公開（公告）日: 2019-12-31
• 發明（設計）人: 楊明飛;年夫順;梁勝利;袁國平;劉丹;莊志遠;李明太;趙立軍
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: G01R31/00
• 分類號: G01R31/00;G06F1/08
• 代理公司: 37252 青島智地領創專利代理有限公司
• 代理人: 種艷麗

本發明公開了一種矢量網絡分析儀時鐘系統及其優化方法，屬于測試技術領域，包括基準時鐘緩沖單元、第一可編程時鐘生成器、第二可編程時鐘生成器、FPGA、DSP以及5個ADC；基準時鐘緩沖單元的輸入端連接有基準時鐘產生模塊，基準時鐘緩沖單元的輸出端分別與第一可編程時鐘生成器的輸入端和第二可編程時鐘生成器的輸入端相連；第一可編程時鐘生成器的輸出端分別與DSP和FPGA相連；第二可編程時鐘生成器的輸出端分別與5個ADC的時鐘輸入端相連。本發明時鐘系統采用網絡化的拓撲結構取代了多晶振獨立工作方式，增加了時鐘系統的穩定性，節省了硬件成本，具備同時輸出多路LVDS時鐘的能力，抗干擾性強，通用性和可擴展性好。

技術領域

本發明屬于測試技術領域，具體涉及一種矢量網絡分析儀時鐘系統及其優化方法。

背景技術

隨著矢量網絡分析儀的測量功能的增多以及測量指標的提升，儀器內部的數字中頻處理單元的性能和復雜度顯著提高。而時鐘系統作為數字中頻處理單元的重要組成部分，也需要隨之增加時鐘數量以及提高時鐘頻率。由于晶振價格隨著其工作頻率的增加而變得昂貴，因此晶振數量的增多不僅抬高了硬件成本，也占用了PCB板上寶貴的空間資源。另外，晶振數量的增多意味著儀器潛在的故障率增加，降低了儀器的可靠性。

現有的矢量網絡分析儀數字中頻處理單元的時鐘系統由若干晶振組成，各個晶振獨立工作。矢量網絡分析儀行業的國際標桿企業是德公司生產的高端矢量網絡分析儀N5242及其之前的產品，以及國內的中電科儀器儀表有限公司生產的AV3672系列高端矢量網絡分析儀，時鐘系統方案均是采用多個獨立晶振產生時鐘。隨著矢量網絡分析儀測試功能的多樣化，亟需網絡儀數字中頻處理單元的時鐘數量和時鐘頻率可編程控制。例如，使用頻譜分析功能時，在改變分辨率帶寬后，數字中頻處理單元時鐘系統生成的ADC采樣時鐘需要隨之改變；使用脈沖測試功能時，需要時鐘系統生成高頻率時鐘，以滿足脈沖測試需求。

現有矢量網絡分析儀數字中頻處理單元時鐘系統主要有以下缺點：

1)時鐘系統由若干晶振組成，各個晶振獨立工作。隨著測試需求的多樣化，所需要的時鐘數量增多，時鐘頻率越來越高，不僅增加了硬件成本，也使得有限的PCB空間變得更加緊張。

2)晶振數量的增多會使得儀器潛在的故障率增加，降低可靠性。

3)矢量網絡分析儀的一些新功能需要數字中頻處理單元的時鐘數量和時鐘頻率可編程控制，而晶振輸出的時鐘頻率無法編程控制。

發明內容

針對現有技術中存在的上述技術問題，本發明提出了一種矢量網絡分析儀時鐘系統及其優化方法，設計合理，克服了現有技術的不足，具有良好的效果。

為了實現上述目的，本發明采用如下技術方案：

一種矢量網絡分析儀時鐘系統，包括基準時鐘緩沖單元、第一可編程時鐘生成器、第二可編程時鐘生成器、FPGA、DSP以及5個ADC；基準時鐘緩沖單元的輸入端連接有基準時鐘產生模塊，基準時鐘緩沖單元的輸出端分別與第一可編程時鐘生成器的輸入端和第二可編程時鐘生成器的輸入端相連；第一可編程時鐘生成器的輸出端分別與DSP和FPGA相連；第二可編程時鐘生成器的輸出端分別與5個ADC的時鐘輸入端相連；

基準時鐘緩沖單元，被配置為用于對輸入的基準時鐘進行緩沖調理，基準時鐘頻率為100MHz；

第一可編程時鐘生成器，被配置為用于給DSP和FPGA提供時鐘；

第二可編程時鐘生成器，被配置為用于給5個ADC分別提供頻率為120MHz的采樣時鐘；

FPGA，被配置為用于進行信號處理以及對第一可編程時鐘生成器、第二可編程時鐘生成器以及5個ADC進行配置；

DSP，被配置為用于進行掃描控制和任務調度，并對FPGA的濾波數據進行浮點運算；