[發明專利]一種基于DDR讀數據同步方法及系統

有效

• 申請號: 201711138837.2
• 申請日: 2017-11-16
• 公開（公告）號: CN108038068B
• 公開（公告）日: 2020-12-18
• 發明（設計）人: 王亮
• 申請（專利權）人: 燦芯創智微電子技術（北京）有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/42
• 代理公司: 北京天悅專利代理事務所(普通合伙) 11311
• 代理人: 田明;于春洋

本發明公開了一種基于DDR讀數據同步方法及系統，該方法以二分頻輸入數據選通信號half_input_dqs_n作為DDR接口DQS信號，以采樣時鐘internal_clk作為DDR控制器內部采樣時鐘，在DDR接口DQS信號和DDR控制器內部采樣時鐘之間，建立一個過渡時鐘作為同步時鐘，藉此同步時鐘實現DDR控制器內部采樣時鐘和DDR外部輸入時鐘的同步，實現DDR接口DQS域數據和DDR控制器內部采樣時鐘域數據的異步傳輸。該方法及系統，可最大限度的滿足DQS域和DDR控制器內部采樣時鐘域的建立時間和保持時間，用很小的延遲解決了DDR讀數據的同步問題，不再依賴于FIFO技術。

技術領域

本發明涉及DDR內存數據讀寫技術領域，具體涉及一種基于DDR讀數據同步方法及系統。本發明中DDR是指DDR3內存。

背景技術

DDR(DDR內存)是DDR SDRAM的習慣性簡稱，其全稱應該是雙倍速率同步動態隨機存儲器，其中：DDR是Double Data Rate的縮寫，SDRAM是Synchronous Dynamic RandomAccess Memory的縮寫。DDR的優點是存儲容量大、成本低、接口成熟，而且并行突發訪問時，可以達到較高的訪問速率。

DDR內存是在SDRAM內存基礎上發展而來的，仍然沿用SDRAM生產體系，因此對于內存廠商而言，只需對制造普通SDRAM的設備稍加改進，即可實現DDR內存的生產，可有效的降低成本。

DDR技術實現了一個時鐘周期內進行兩次讀/寫操作，即在時鐘的上升沿和下降沿分別執行一次讀/寫操作。即，其最重要的改變是：在界面數據傳輸上，DDR在時鐘信號的上升沿與下降沿均可進行數據處理，使數據傳輸率達到SDR(Single Data Rate)SDRAM的2倍。至于尋址與控制信號則與SDRAM相同，僅在時鐘上升沿傳送。

隨著支持時鐘頻率的升高，DDR內存細分有三代，即DDR1內存，DDR2內存，DDR3內存，這三種內存條工藝不同，接口不同，性能不同，互不兼容(接口時序基本一致，電氣特性相差比較大)。例如：

DDR1內存的核心頻率(核心頻率就是內存的工作頻率)是和時鐘頻率相同的，到了DDR2和DDR3時才有了時鐘頻率的概念，就是將核心頻率通過倍頻技術得到的一個頻率。數據傳輸頻率就是傳輸數據的頻率。

DDR1預讀取是2位，DDR2預讀取是4位，DDR3預讀取是8位。所述預讀即預取技術，即：在I/O控制器發出請求信號之前，存儲單元已經事先準備好了若干bit的數據。

DDR1在傳輸數據的時候在時鐘脈沖的上升沿和下降沿都傳輸一次，所以數據傳輸頻率就是核心頻率的2倍。DDR2內存的時鐘頻率是核心頻率的2倍，所以數據傳輸頻率就是核心頻率的4倍。DDR3內存的時鐘頻率是核心頻率的4倍，所以數據傳輸頻率就是核心頻率的8倍。

現有的DDR，其DDR讀數據的同步技術一般都是采用FIFO的方式來實現，FIFO會占用較大的面積，并且用FIFO作同步數據會有幾個時鐘的延遲，這樣并不符合DDR作為高速接口的要求。例如：目前應用中，FPGA內部通常緩存數據時，都是通過FIFO(First InputFirst Output，先入先出隊列)實現。對于有多個通道接入的單板，可能同時需要多個并行FIFO緩存數據，而這些FIFO對應的存儲器則是外部的DDR SDRAM。

DDR作為高速接口，頻率在不斷提高，當時鐘高于800Mhz以上，時序問題成為一個DDR控制器設計非常大的瓶頸，特別是，在DDR讀數據時，從DRAM返回的DQS(數據選取脈沖)和DDR控制器內部采樣時鐘的同步問題制約了DDR的高速傳輸。

發明內容