[發明專利]利用經掩碼的全寄存器訪問實現部分寄存器訪問的處理器、方法和系統

有效

• 申請號: 201711135874.8
• 申請日: 2014-03-28
• 公開（公告）號: CN107918546B
• 公開（公告）日: 2022-02-22
• 發明（設計）人: E·T·格羅科斯基;S·Y·索托德;B·M·蓋
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/302
• 分類號: G06F9/302;G06F9/308;G06F9/30
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜;黃嵩泉

1.一種處理器，包括：

多個打包數據寄存器；

多個掩碼寄存器；

解碼單元，用于解碼打包數據指令，所述打包數據指令用于指示第一較窄的源打包數據操作數和第二較窄的源打包數據操作數；以及

執行單元，與所述解碼單元耦合，與所述多個打包數據寄存器耦合，并且與所述多個掩碼寄存器耦合，所述執行單元用于利用第一較寬的源打包數據操作數、第二較寬的源打包數據操作數和掩碼操作數將所述打包數據指令執行為經掩碼的打包數據操作，所述第一較寬的源打包數據操作數具有與所述第一較窄的源打包數據操作數的每個數據元素不同的對應數據元素以及多個附加數據元素，所述第二較寬的源打包數據操作數具有與所述第二較窄的源打包數據操作數的每個數據元素不同的對應數據元素以及多個附加數據元素，所述掩碼操作數包括與所述第一和第二較寬的源打包數據操作數的每個對應的數據元素對不同的對應掩碼元素，其中所述掩碼操作數中對應于所述第一和第二較寬的源打包數據操作數中包括所述第一較寬的源打包數據操作數的所述多個附加數據元素的數據元素對的所有掩碼元素會被掩碼掉。

2.如權利要求1所述的處理器，其特征在于，所述打包數據指令用于指示較窄的掩碼操作數，并且其中用于所述經掩碼的打包數據操作的所述掩碼操作數比所述較窄的掩碼操作數寬。

3.如權利要求1所述的處理器，其特征在于，所述打包數據指令用于指示具有比用于執行所述經掩碼的打包數據操作的所述掩碼操作數少的掩碼元素的掩碼操作數。

4.如權利要求1所述的處理器，其特征在于，所述執行單元用于存儲打包數據結果，其中與被掩碼掉的掩碼元素對應的每個結果數據元素的值不變，并且其中與未被掩碼的掩碼元素對應的每個結果數據元素的值由所述經掩碼的打包數據操作更新。

5.如權利要求1至4中的任一項所述的處理器，其特征在于，所述第一較寬的源打包數據操作數包括512位，并且所述第一較窄的源打包數據操作數包括少于512位。

6.如權利要求1至4中的任一項所述的處理器，其特征在于，所述經掩碼的打包數據操作是經掩碼的打包乘法操作。

7.如權利要求1至4中的任一項所述的處理器，其特征在于，所述經掩碼的打包數據操作是經掩碼的打包加法操作。

8.如權利要求1至4中的任一項所述的處理器，其特征在于，所述解碼單元和所述執行單元被包括在無序核中，并且其中所述無序核包括重新排序緩沖器(ROB)。

9.如權利要求1至4中的任一項所述的處理器，其特征在于，所述處理器是精簡指令集合計算(RISC)處理器。

10.一種系統，包括：

集成存儲器控制器單元；以及

處理器核，耦合到所述集成存儲器控制器單元，所述處理器核包括：

多個打包數據寄存器；

多個掩碼寄存器；

解碼單元，用于解碼打包數據指令，所述打包數據指令用于指示第一較窄的源打包數據操作數和第二較窄的源打包數據操作數；以及

執行單元，與所述解碼單元耦合，與所述多個打包數據寄存器耦合，并且與所述多個掩碼寄存器耦合，所述執行單元用于利用第一較寬的源打包數據操作數、第二較寬的源打包數據操作數和掩碼操作數將所述打包數據指令執行為經掩碼的打包數據操作，所述第一較寬的源打包數據操作數具有與所述第一較窄的源打包數據操作數的每個數據元素不同的對應數據元素以及多個附加數據元素，所述第二較寬的源打包數據操作數具有與所述第二較窄的源打包數據操作數的每個數據元素不同的對應數據元素以及多個附加數據元素，所述掩碼操作數包括與所述第一和第二較寬的源打包數據操作數的每個對應的數據元素對不同的對應掩碼元素，其中所述掩碼操作數中對應于所述第一和第二較寬的源打包數據操作數中包括所述第一較寬的源打包數據操作數的所述多個附加數據元素的數據元素對的所有掩碼元素會被掩碼掉。