[發明專利]半導體裝置、管芯堆疊結構、封裝結構及其制造方法

有效

• 申請號: 201711116065.2
• 申請日: 2017-11-13
• 公開（公告）號: CN108155153B
• 公開（公告）日: 2022-11-11
• 發明（設計）人: 余振華;陳明發;葉松峰
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/98
• 分類號: H01L21/98;H01L25/065;H01L23/367
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

提供一種封裝結構及其制造方法，其中提供用于散熱的散熱特征。散熱特征包括形成在管芯堆疊中的導電通孔、熱芯片及熱金屬主體，所述形成在管芯堆疊中的導電通孔、所述熱芯片及所述熱金屬主體可結合到晶片級裝置。包括芯片?芯片、芯片?晶片及晶片?晶片的混合結合在不必穿越例如共晶材料等結合材料的情況下提供導熱性。對封裝結構進行等離子體切割可提供用于與熱界面材料進行界接的平滑側壁輪廓。

技術領域

本發明的實施例涉及一種用于散熱的封裝結構及其制造方法。

背景技術

半導體裝置被用于例如個人計算機、手機、數碼相機、及其他電子裝備等各種電子應用中。半導體裝置通常是通過以下方式來制作：在半導體襯底之上依序沉積絕緣層或介電層、導電層、及半導體材料層；以及利用光刻(lithography)對所述各種材料層進行圖案化以在其上形成電路組件及元件。通常在單個半導體晶片上制造數十或數百個集成電路。通過沿切割道(scribe line)鋸切集成電路來單體化各別的管芯。接著將所述各別的管芯單獨地封裝，例如在多芯片模塊中封裝、或以其他類型的封裝方式進行封裝。

半導體行業已因各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度持續提高而經歷快速的發展。很大程度上，集成密度的此種提高來源于最小特征大小(minimum feature size)的重復減小(例如，將半導體工藝朝子20納米節點(sub-20nmnode)縮減)，此使得更多組件能夠集成到給定區域中。隨著近來對微型化、更高速度及更大頻寬、以及更低功耗及延遲的需求的增長，已產生對更小且更具創造性的半導體管芯封裝技術的需要。

隨著半導體技術的進一步發展，出現了作為用于進一步減小半導體裝置的實體大小的另一有效替代方式的堆疊半導體裝置(例如，三維集成電路(three dimensionalintegrated circuit，3DIC))。在堆疊半導體裝置中，將例如邏輯電路、存儲器電路、處理器電路等有源電路制作在不同的半導體晶片上。可將兩個或更多個半導體晶片裝設在或堆疊在彼此頂上以進一步減小半導體裝置的形狀因數(form factor)。三維集成電路中的一種為疊層封裝(package-on-package，POP)裝置，其中管芯被封裝且接著與另一或另一些經封裝管芯封裝在一起。

發明內容

根據本發明的某些實施例，提供一種封裝結構的制造方法包括以下步驟。將多個第一管芯的第一表面結合到晶片，所述多個第一管芯中的每一者分別處于所述晶片的各自封裝區域中。將第一間隙填充材料沉積到所述多個第一管芯之上。薄化所述多個第一管芯及所述第一間隙填充材料，從而在所述多個第一管芯的第二表面處暴露出導電穿孔。將多個第二管芯中的第二管芯結合到所述多個第一管芯中的每一者。將第二間隙填充材料沉積到所述多個第二管芯之上。薄化所述多個第二管芯及所述第二間隙填充材料，從而在所述多個第二管芯的第二表面處暴露出導電穿孔。將所述第一間隙填充材料及所述第二間隙填充材料單體化，所述單體化形成包括所述多個第一管芯中的第一管芯及所述多個第二管芯中的第二管芯的管芯堆疊。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本發明實施例的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1至圖11說明根據一些實施例的形成管芯堆疊的工藝中的各中間步驟。

圖12至圖16說明根據一些實施例的形成管芯堆疊的工藝中的各中間步驟。

圖17至圖18說明根據一些實施例的混合結合工藝。

圖19說明根據一些實施例的管芯堆疊的放大部分。

圖20至圖24說明根據一些實施例的形成管芯堆疊的工藝中的各中間步驟，其中在所述管芯堆疊的前側上形成連接件。

圖25至圖27說明根據一些實施例的形成管芯堆疊的工藝中的各中間步驟，其中在所述管芯堆疊的前側上形成連接件。