[發明專利]N位混合結構模數轉換器及包含其的集成電路芯片

有效

• 申請號: 201711096513.7
• 申請日: 2017-11-07
• 公開（公告）號: CN107733436B
• 公開（公告）日: 2018-11-30
• 發明（設計）人: 郭嘯峰;馮海剛;戴思特;張寧;檀聿麟
• 申請（專利權）人: 深圳銳越微技術有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/46
• 代理公司: 深圳市世紀恒程知識產權代理事務所 44287
• 代理人: 胡海國

本發明公開一種N位混合結構模數轉換器及包括其的集成電路芯片，該模數轉換器器包括前級采樣電容陣列、后級電容陣列以及比較器組，前級采樣電容陣列包括2^N?1組并列排布的第一電容陣列單元，第一電容陣列單元包括兩組并聯電容串，并聯電容串的輸入端分別與差分模擬信號及第一預設參考信號切換連接，輸出端分別與比較器組的輸入端連接，后級電容陣列的輸入端分別與比較器組的輸出及差分模擬信號切換連接，后級電容陣列的輸出端作為模數轉換器的輸出；該N位混合結構模數轉換器的純電容陣列對于模擬差分信號友好；模擬差分信號的兩路差分輸入可共用同一比較器單元，因此，相較于傳統，比較器的數量將減少一半，可降低整個集成芯片的功耗。

技術領域

本發明涉及集成電路技術領域，特別涉及一種N位混合結構模數轉換器及包括其的集成電路芯片。

背景技術

當前市場上的ADC(Analog-to-Digital Converter，模數轉換器)根據性能特點的不同，主要分為以下幾種結構：逐次逼近模數轉換器(SAR ADC)，流水線模數轉換器(pipeline ADC)，全閃速模數轉換器(FLASH ADC)，時間交織模數轉換器(time-interleaved ADC)，∑Δ模數轉換器(sigma-delta ADC)。不同的結構有不同的優勢跟劣勢，比如SAR ADC的優勢是低功耗，精度也比較高，缺點是轉換速度受工藝限制，很難提高；FLASH ADC的優勢是速度很快，但它的缺點也很明顯，精度低而且功耗大。

近年來ADC的發展，單結構的ADC各方面性能已經接近其工藝極限，但因為芯片行業摩爾定律的驅動，市場對ADC性能的要求也越來越苛刻，因此在最近幾年混合結構ADC(hybrid ADC)開始成為一種新的主流結構；混合結構ADC一般是以SAR ADC為主體，混合其他結構的ADC。這種混合形式的ADC，會繼承SAR ADC和其他結構ADC的特點，其性能空間和設計難度都會更大一些。但如果設計者處理不當，hybrid ADC的性能反而會不如單結構ADC。比如FLASH-SAR ADC，將電阻分壓式的FLASH和電容陣列式的SAR混合，它們混合的效果卻并不理想。一方面由于FLASH的功耗過于巨大，所以FLASH-SAR的低功耗優勢并不明顯，盡管它的主體仍然是低功耗的SAR，FLASH-SAR相比較于單純的SAR雖然有少量速度上的優勢，卻在功耗上比純SAR高出很多。另一方面，電阻分壓式的FLASH首先它對差分信號并不友好，其次它用到多個比較器，卻對于比較器的失調過于敏感，而SAR的所有轉換動作都是基于電容陣列(CDAC)切換配合一個比較器對采樣差分信號(電壓)的運算實現的，并沒有這兩個缺點，所以電阻分壓式的FLASH在和SAR混合完成一次轉換時，會引入這些新的缺陷導致FLASH-SAR ADC實現同樣精度比起純SAR的ADC需要更大的代價，比如更苛刻的設計要求，甚至不可避免的額外速度損耗。

發明內容

本發明的主要目的是提出一種N位混合結構模數轉換器，旨在以最小的代價實現FLASH和SAR的混合結構。

為實現上述目的，本發明提出的N位混合結構模數轉換器，包括前級采樣電容陣列、后級電容陣列以及比較器組，所述前級采樣電容陣列包括2^N-1組并列排布的第一電容陣列單元，每一所述第一電容陣列單元包括兩組并聯電容串，所述并聯電容串的輸入端分別與差分模擬信號及第一預設參考信號切換連接，所述并聯電容串的輸出端分別與比較器組對應的輸入端連接，所述后級電容陣列的輸入端分別與比較器組的輸出及差分模擬信號切換連接，所述后級電容陣列的輸出端作為模數轉換器的輸出。

優選地，所述并聯電容串包括2^N-1個并聯連接的第一電容，各所述第一電容的上極板連接在一起作為所述并聯電容串的輸出端，各所述第一電容的下極板均連接有第一開關，各第一電容的下極板通過第一開關在差分模擬信號和第一預設參考信號之間切換連接。