[發(fā)明專利]溝槽的形成方法和淺溝槽隔離結(jié)構(gòu)的形成方法

在審

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• 申請日: 2017-11-06
• 公開（公告）號: CN109755171A
• 公開（公告）日: 2019-05-14
• 發(fā)明（設(shè)計）人: 尹卓
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海立群專利代理事務(wù)所(普通合伙) 31291
• 代理人: 侯莉;毛立群

一種溝槽的形成方法和淺溝槽隔離結(jié)構(gòu)的形成方法，該溝槽的形成方法包括：提供襯底；在所述襯底上形成硬掩膜層以及位于所述硬掩膜層之上的犧牲層，若干開口貫穿所述犧牲層和硬掩膜層；對所述襯底進(jìn)行刻蝕，以在所述襯底內(nèi)形成設(shè)定深度的溝槽，進(jìn)行所述刻蝕時，所述襯底與犧牲層的刻蝕速率相近。利用本發(fā)明的技術(shù)方案，能夠在襯底的中央?yún)^(qū)域、邊緣區(qū)域形成深度較為均一的溝槽，提高了中央?yún)^(qū)域、邊緣區(qū)域的器件電學(xué)性能的均一性。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種溝槽的形成方法和淺溝槽隔離結(jié)構(gòu)的形成方法。

背景技術(shù)

隨著半導(dǎo)體集成電路制造技術(shù)向高技術(shù)節(jié)點(diǎn)發(fā)展，半導(dǎo)體器件與器件之間的隔離技術(shù)也由原來的硅局部氧化隔離(Local Oxidation of Silicon，LOCOS)發(fā)展為淺溝槽隔離。淺溝槽隔離通過在半導(dǎo)體襯底內(nèi)形成溝槽，并向溝槽中填充絕緣材料的工藝形成。

其中，現(xiàn)有一種用于形成所述溝槽的方法包括：如圖1所示，提供襯底1，在襯底1上形成氮化硅層2以及位于氮化硅層2上的圖形化光刻膠層3，圖形化光刻膠層3具有用于定義溝槽位置的窗口(未標(biāo)識)；以圖形化光刻膠層3為掩膜，對氮化硅層2以及襯底1進(jìn)行刻蝕，以在襯底1內(nèi)形成若干溝槽T，相鄰兩個溝槽T之間的間距w為有源區(qū)的特征尺寸。

然而，進(jìn)行檢測發(fā)現(xiàn)，襯底1的中央?yún)^(qū)域10內(nèi)的溝槽T深度與襯底1的邊緣區(qū)域11內(nèi)的溝槽T深度并不一致，即兩者存在深度差h。另外，中央?yún)^(qū)域10與邊緣區(qū)域11的有源區(qū)特征尺寸w也并不一致，導(dǎo)致中央?yún)^(qū)域10與邊緣區(qū)域11的器件電學(xué)性能存在差異。需說明的是，為了減小圖幅，在圖中，中央?yún)^(qū)域10和邊緣區(qū)域11用斷開線(圖中顯示為單點(diǎn)劃線)隔開。

發(fā)明內(nèi)容

現(xiàn)有襯底的中央?yún)^(qū)域與邊緣區(qū)域的溝槽深度不一致，導(dǎo)致中央?yún)^(qū)域與邊緣區(qū)域的器件電學(xué)性能存在差異。

為了解決上述問題，本發(fā)明的一個實(shí)施例提供了一種溝槽的形成方法，其包括：提供襯底；在所述襯底上形成硬掩膜層以及位于所述硬掩膜層之上的犧牲層，若干開口貫穿所述犧牲層和硬掩膜層；對所述襯底進(jìn)行刻蝕，以在所述襯底內(nèi)形成設(shè)定深度的溝槽，進(jìn)行所述刻蝕時，所述襯底與犧牲層的刻蝕速率相近。

可選地，當(dāng)達(dá)到所述犧牲層的蝕刻終點(diǎn)時，停止所述刻蝕步驟。

可選地，所述襯底與犧牲層之間的刻蝕選擇比為0.8至1.2。

可選地，所述襯底為硅襯底，所述犧牲層為多晶硅。

可選地，所述刻蝕步驟所采用的源功率為150W～1500W、偏置功率為100W～800W。

可選地，所述硬掩膜層為氮化硅層。

可選地，還包括：在所述襯底上形成緩沖層，所述硬掩膜層覆蓋于所述緩沖層之上，所述開口露出所述緩沖層。

可選地，所述緩沖層為氧化硅層。

可選地，具有所述開口的犧牲層和硬掩膜層的形成方法包括：

在所述襯底上形成硬掩膜材料層和位于所述硬掩膜材料層上的犧牲材料層；

在所述犧牲材料層上形成圖形化光刻膠層；

以所述圖形化光刻膠層為掩膜進(jìn)行刻蝕，以形成所述開口；

對所述襯底進(jìn)行刻蝕之前，去除所述圖形化光刻膠層。

可選地，以所述圖形化光刻膠層為掩膜進(jìn)行刻蝕的步驟包括：

對所述犧牲材料層、硬掩膜材料層進(jìn)行主刻蝕；

對所述硬掩膜材料層進(jìn)行過刻蝕，直至去除殘留的所述硬掩膜材料層。