[發(fā)明專利]一種基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201711049462.2
• 申請(qǐng)日: 2017-10-31
• 公開(kāi)（公告）號(hào): CN107817216B
• 公開(kāi)（公告）日: 2020-06-02
• 發(fā)明（設(shè)計(jì)）人: 沈亞非;歐昌東;鄧標(biāo)華;汪舟;梅林海;董文忠;唐文天;李波
• 申請(qǐng)（專利權(quán)）人: 武漢精測(cè)電子集團(tuán)股份有限公司
• 主分類號(hào): G01N21/01
• 分類號(hào): G01N21/01;G01N21/95;G05B19/042
• 代理公司: 武漢開(kāi)元知識(shí)產(chǎn)權(quán)代理有限公司 42104
• 代理人: 黃行軍

1.一種基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)，其特征在于：包括圖像存儲(chǔ)單元、圖像計(jì)算單元和圖像采集單元，所述圖像存儲(chǔ)單元具有第一通信接口和第二通信接口，所述圖像計(jì)算單元具有第一光纖接口、第二光纖接口、第三光纖接口和第四光纖接口，所述圖像采集單元具有第三通信接口和相機(jī)接口；

所述圖像存儲(chǔ)單元通過(guò)第一通信接口向圖像計(jì)算單元下發(fā)配置參數(shù)和測(cè)試命令、接收?qǐng)D像計(jì)算單元發(fā)送的測(cè)試結(jié)果，通過(guò)第二通信接口接收采集單元的數(shù)據(jù)；

所述圖像計(jì)算單元通過(guò)第一光纖接口接收?qǐng)D像存儲(chǔ)單元發(fā)送的配置參數(shù)及測(cè)試命令、向圖像存儲(chǔ)單元發(fā)送測(cè)試結(jié)果，通過(guò)第二光纖接口接收?qǐng)D像采集單元的數(shù)據(jù)、向圖像采集單元發(fā)送配置參數(shù)及測(cè)試命令，通過(guò)第三光纖接口控制點(diǎn)屏信號(hào)生成，通過(guò)第四光纖接口控制IO光源，圖像計(jì)算單元包括FPGA計(jì)算平臺(tái)和計(jì)算PC，F(xiàn)PGA計(jì)算平臺(tái)與計(jì)算PC、圖像存儲(chǔ)單元、圖像采集單元之間均通過(guò)光纖方式進(jìn)行通信與數(shù)據(jù)交互，F(xiàn)PGA計(jì)算平臺(tái)為加速圖像前處理的基于FPGA的計(jì)算處理板卡，計(jì)算PC包括實(shí)現(xiàn)圖像后處理的CPU和GPU；

所述圖像采集單元通過(guò)第三通信接口輸出圖像數(shù)據(jù)、接收配置參數(shù)及測(cè)試命令，通過(guò)相機(jī)接口接收相機(jī)數(shù)據(jù)、向相機(jī)發(fā)送配置參數(shù)和測(cè)試命令。

2.根據(jù)權(quán)利要求1所述的基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)，其特征在于：所述圖像存儲(chǔ)單元包括

主控PC，用于通過(guò)人機(jī)交互進(jìn)行參數(shù)配置、輸出配置參數(shù)及測(cè)試命令，用于接收FPGA存儲(chǔ)平臺(tái)的測(cè)試結(jié)果并上報(bào)；

FPGA存儲(chǔ)平臺(tái)，用于接收?qǐng)D像采集單元數(shù)據(jù)、將接收的數(shù)據(jù)進(jìn)行無(wú)損壓縮后發(fā)送至磁盤陣列，用于接收?qǐng)D像計(jì)算單元的測(cè)試結(jié)果并輸出，用于將接收的配置參數(shù)輸出至圖像采集單元，用于根據(jù)存儲(chǔ)的數(shù)據(jù)進(jìn)行圖像數(shù)據(jù)檢索；

磁盤陣列，用于存儲(chǔ)數(shù)據(jù)。

3.根據(jù)權(quán)利要求2所述的基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)，其特征在于：所述FPGA存儲(chǔ)平臺(tái)包括

數(shù)據(jù)交互模塊，用于接收主控PC發(fā)送的配置參數(shù)，用于將接收的圖像計(jì)算單元的測(cè)試結(jié)果反饋至主控PC；

圖像數(shù)據(jù)接收/發(fā)送模塊，用于接收?qǐng)D像采集單元數(shù)據(jù)并輸出至數(shù)據(jù)無(wú)損壓縮模塊，用于接收配置參數(shù)并發(fā)送至圖像采集模塊，用于接收?qǐng)D像計(jì)算單元的測(cè)試結(jié)果；

數(shù)據(jù)無(wú)損壓縮模塊，用于對(duì)接收的數(shù)據(jù)進(jìn)行無(wú)損壓縮后經(jīng)磁盤存儲(chǔ)管理單元存儲(chǔ)至磁盤陣列；

數(shù)據(jù)磁盤存儲(chǔ)管理模塊，用于管理磁盤陣列的存儲(chǔ)、讀取功能。

4.根據(jù)權(quán)利要求2所述的基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)，其特征在于：所述FPGA存儲(chǔ)平臺(tái)還包括

圖像檢索管理模塊，用于控制讀磁盤陣列；

圖像數(shù)據(jù)交換控制模塊，具有第四通信接口，用于與外部服務(wù)器通信，實(shí)現(xiàn)圖像檢索數(shù)據(jù)交換、數(shù)據(jù)通信控制。

5.根據(jù)權(quán)利要求1所述的基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)，其特征在于：所述圖像計(jì)算單元包括FPGA計(jì)算平臺(tái)和計(jì)算PC，所述第一光纖接口、第二光纖接口、第三光纖接口和第四光纖接口均設(shè)置于FPGA計(jì)算平臺(tái)上，F(xiàn)PGA計(jì)算平臺(tái)還具有與所述計(jì)算PC連接的第五光纖接口，以及實(shí)現(xiàn)FPGA計(jì)算平臺(tái)級(jí)聯(lián)擴(kuò)展的擴(kuò)展接口。

6.根據(jù)權(quán)利要求1或5所述的基于CPU+GPU+FPGA架構(gòu)的自動(dòng)光學(xué)檢測(cè)系統(tǒng)，其特征在于：所述FPGA計(jì)算平臺(tái)包括中央控制器、圖像處理加速器、數(shù)據(jù)匯總發(fā)送模塊和DDR內(nèi)存，

所述中央控制器用于根據(jù)設(shè)定的指令分別向計(jì)算PC和圖像處理加速器發(fā)送控制命令；

所述計(jì)算PC，用于根據(jù)控制命令從DDR內(nèi)存中讀取部分圖像數(shù)據(jù)進(jìn)行計(jì)算處理并將處理結(jié)果發(fā)送至數(shù)據(jù)匯總發(fā)送模塊；

所述圖像處理加速器用于根據(jù)控制命令從DDR內(nèi)存中讀取部分圖像進(jìn)行計(jì)算處理，將計(jì)算結(jié)果發(fā)送至數(shù)據(jù)匯總發(fā)送模塊；

所述數(shù)據(jù)匯總發(fā)送模塊用于將計(jì)算PC和圖像處理加速器的處理結(jié)果進(jìn)行匯總形成最終的測(cè)試結(jié)果發(fā)送至圖像存儲(chǔ)模塊；

所述DDR內(nèi)存用于存儲(chǔ)需要處理的圖像數(shù)據(jù)及測(cè)試結(jié)果。