[發明專利]一種提取納米MOSFET中源/漏寄生電阻的恒定遷移率方法

在審

• 申請號: 201711020207.5
• 申請日: 2017-10-27
• 公開（公告）號: CN107944088A
• 公開（公告）日: 2018-04-20
• 發明（設計）人: 魯明亮;馬麗娟
• 申請（專利權）人: 魯明亮
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州中合知識產權代理事務所(普通合伙)32266
• 代理人: 龍濤

技術領域

本發明涉及一種CMOS器件的源/漏寄生電阻研究，特別是恒定遷移率條件下納米CMOS中源/漏寄生電阻的提取方法。

背景技術

源/漏寄生電阻減小了CMOS器件工作時本征電路的柵極電壓((V_gs)和漏極電壓(V_ds)，降低了器件的驅動能力，是CMOS器件中一個重要的參數。隨著納米CMOS器件尺寸不斷縮小，溝道電阻(R_channel)逐漸減小，源/漏寄生電阻占器件總電阻(R_T＝R+R_channel)比例越來越高，成為制約納米CMOS器件發展的主要因素。因此，如何精確地提取一個器件的源/漏寄生電阻是小尺寸納米CMOS器件研究中一個非常重要的課題。Terada等人提出的串聯電阻測量方法是早期應用最普遍的方法之一，研究發現這種在計算過程中需要測量一系列柵長器件的方法引入很大誤差。L.Selmi等人提出了通過測量單獨CMOS器件參數計算源/漏寄生電阻的方法，這些方法由于需要估算有效溝道長度、有效溝道寬度、氧化層電容和有效溝道遷移率等參數引入較大誤差。隨著納米CMOS器件的研究發展，科學工作者們一直致力于CMOS器件參數的研究，不斷提出新的源/漏寄生電阻提取方法，這些方法或者操作較為復雜，或者忽略了推導過程中溝道遷移率的退化。

最近，源/漏寄生電阻與器件柵長的關系逐漸受到人們地關注，J.P.Campbell等人研究發現源/漏寄生電阻與器件柵長存在一定的依賴關系，并指出隨著柵長地增加，源/漏寄生電阻呈現出線性地增大。有研究表明，這種線性關系是由于在推導源/漏寄生電阻過程中，忽略縱向電場變化引起的溝道遷移率退化，導致源/漏寄生電阻疊加了一個高估值，并指出這個高估值與器件柵長成正比。因此，如何在溝道遷移率恒定條件下提取小尺寸納米CMOS器件中源/漏寄生電阻成為一個新的挑戰。

發明內容

本發明的目的在于，提供一種提取納米MOSFET中源/漏寄生電阻的恒定遷移率方法，該提取方法精確度高，與柵長之間不存在依賴關系。

為實現上述目的，本發明采用的技術方案在于，一種提取納米MOSFET中源/漏寄生電阻的恒定遷移率方法，包括以下步驟：

(1)納米CMOS器件中，測量不同源漏電壓V_ds條件下的閾值電壓V_T、線性區漏極電流I_ds；

(2)根據測量結果選取合適的外加偏壓條件，保證溝道遷移率在該條件下恒定不變；

(3)在合適的外加偏壓條件下，根據線性區漏極電流I_ds模型，計算出源/漏寄生電阻R值。

作為優選，在步驟(1)中，具體參數的測量過程如下：

(11)在一個納米級CMOS器件中，將漏極電壓固定為10mV，源極接地，柵極電壓由0.5V逐漸升高到2V，每變化1mV測量一次漏極電流，得到一條I_d-V_gs曲線；

(12)然后將漏極電壓固定為50mV，源極接地，柵極電壓由0.5V逐漸升高到2V，每變化1mV測量一次漏極電流，得到另一條I_d-V_gs曲線；

(13)根據測量得到的兩條I_d-V_gs曲線，用最大跨導處的線性外推方法得到兩個閾值電壓，分別為V_T¹和V_T²。

作為優選，在步驟(2)中，外加偏壓條件的選取方法為：

(21)在第一條I_d-V_gs曲線中，即V_ds＝10mV時；選取固定的V_gs¹值為1.5V，得出對應的電流I_d¹；

(22)當器件工作在較高的縱向電場區域，即V_gs》V_T時，SiO₂/Si表面的有效縱向電場為

其中，

η是一個經驗參數，一般用于電子時η＝2，用于空穴時η＝3；V_FE是平帶電壓；ψ_E是費米能級與本征費米能級的之間電位差；T_OX是氧化層厚度；