[發明專利]一種ESD鉗位電路及集成電路

有效

• 申請號: 201711008522.6
• 申請日: 2017-10-25
• 公開（公告）號: CN107863339B
• 公開（公告）日: 2020-01-21
• 發明（設計）人: 蔡小五;羅家俊;劉海南;陸江;曾傳濱;卜建輝;趙海濤
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 11302 北京華沛德權律師事務所
• 代理人: 房德權

本發明公開了一種ESD鉗位電路及集成電路，該鉗位電路包括：電容、電阻、第一P型晶體管、第二P型晶體管、第三P型晶體管、第一N型晶體管、第二N型晶體管、第三N型晶體管、第四N型晶體管、第五N型晶體管和第六N型晶體管；其中，第二N型晶體管的源極與第三N型晶體管的漏極連接，第二N型晶體管的漏極與電源之間連接有電容，第二N型晶體管的柵極與第二N型晶體管的漏極連接；第三N型晶體管的源極接地，第三N型晶體管的柵極與第三N型晶體管的漏極連接。本發明提供的電路，用以解決現有技術中用于靜電保護的鉗位電路存在的占用版圖面積過大的技術問題。實現了減小版圖面積的技術效果。

技術領域

本發明涉及半導體領域，尤其涉及一種ESD鉗位電路及集成電路。

背景技術

隨著集成電路工藝的進步，金屬氧化物半導體場效應晶體管 (Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的特征尺寸越來越小，柵氧化層的厚度也越來越薄，在這種趨勢下，使用高性能的靜電放電 (Electron Static Discharge,ESD)防護器件來泄放靜電電荷以保護柵極氧化層顯得十分重要。在集成電路的靜電放電時會產生數百甚至數千伏特的高壓，將集成電路中輸入級的柵氧化層擊穿。為了能夠承受如此高的靜電放電電壓，集成電路產品通常必須使用具有高性能、高耐受力的靜電放電保護器件。

隨著絕緣襯底上的硅(Silicon-On-Insulator，SOI)技術的快速進展，SOI 集成電路的ESD保護已成為一個主要的可靠性設計問題。如圖1所示的鉗位電路Power Clamp101被經常用在SOI集成電路VDD和VSS之間進行ESD保護，一般的檢測電路RC觸發的Power clamp，基于RC時間常數的控制電路被設計用來控制NMOS器件的導通，該NMOS器件的漏極(drain)連接到VDD，其源極(source)連接到VSS。當有ESD電壓出現跨在VDD與VSS電源線之間時，該NMOS器件即會被導通而在VDD與VSS之間形成一暫時性的低阻抗通路，ESD放電電流即由該NMOS器件泄放掉。利用此ESD箝制電路，可以有效地防護VDD對VSS的ESD放電。

一般的RC觸發的Power clamp，為了能有效的泄放ESD電流，RC時間常數需要設計為0.5us-1us,如此大的RC時間常數需要比較大的電容和電阻，一般電容為10pF,電阻為100K。故在集成電路版圖設計時，電阻和電容需要比較大版圖面積。同時，比較大的電容會有噪聲誤觸發的問題。

也就是說，現有技術中用于靜電保護的鉗位電路存在占用版圖面積過大的技術問題。

發明內容

本發明通過提供一種ESD鉗位電路及集成電路，解決了現有技術中用于靜電保護的鉗位電路存在的占用版圖面積過大的技術問題。

一方面，為解決上述技術問題，本發明的實施例提供了如下技術方案：

一種ESD鉗位電路，包括：

電容、電阻、第一P型晶體管、第二P型晶體管、第三P型晶體管、第一 N型晶體管、第二N型晶體管、第三N型晶體管、第四N型晶體管、第五N 型晶體管和第六N型晶體管；