[發明專利]單柵極非揮發性內存的擦除方法

在審

• 申請號: 201710993967.8
• 申請日: 2017-10-23
• 公開（公告）號: CN109698005A
• 公開（公告）日: 2019-04-30
• 發明（設計）人: 林信章;黃文謙;駱瑋彤
• 申請（專利權）人: 億而得微電子股份有限公司
• 主分類號: G11C16/14
• 分類號: G11C16/14
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 王戈

本發明公開一種單柵極非揮發性內存的擦除方法，此非揮發性內存具有單浮接柵極結構，進行擦除操作時，是對于漏極施加電壓，而柵極不施以電壓，以藉由漏極電壓來產生及控制反層，從而降低擦除電壓與提升擦除速度，并可防止過度擦除的問題。

技術領域

本發明涉及一種非揮發性內存(Non-Volatile Memory)，特別是關于一種可用于高壓制程的氧化層(oxide)厚度大于100埃的存儲元件擦除的單柵極非揮發性內存的擦除方法。

背景技術

目前，互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)制程技術已成為特殊應用集成電路(application specific integrated circuit，ASIC)的常用制造方法。在計算機信息產品發達的今天，電子式可擦除程序化只讀存儲器(Electrically Erasable Programmable Read Only Memory，EEPROM)由于具備有電性編寫和擦除數據的非揮發性內存功能，且在電源關掉后數據不會消失，所以被廣泛使用于電子產品上。

非揮發性內存為可程序化的，其用以儲存電荷以改變內存的晶體管的柵極電壓，或不儲存電荷以留下原內存的晶體管的柵極電壓。擦除操作則是將儲存在非揮發性內存中的所有電荷移除，使得所有非揮發性內存回到原內存的晶體管的柵極電壓。因此，在公知非揮發性內存的結構中，除了晶體管的柵極層外，另需額外增加一導電層來儲存電荷，而形成雙柵極(double-layer)結構，在制程上則比一般CMOS制程多出薄膜沉積、蝕刻及曝光顯影等步驟，使得成本增加、制程復雜、組件良率下降、工時提高，尤其在使用于嵌入式(Embedded)EEPROM產品時更為明顯。

在公知對于EEPROM組件的擦除方法中，儲存的電荷在福勒-諾得漢(Fowler-Nordheim)隧穿(簡稱F-N隧穿)技術的隧穿效應下從浮置柵極移動至晶體管來移除，電壓往往需要大于10V，再由于單柵極EEMPROM內存的結構為晶體管基底-浮置柵極-電容基底，導致儲存的電荷可依據電場施加方向而被釋放至任一方向；致使單柵極EEPROM組件的過度擦除問題變得更嚴重。

發明內容

鑒于以上的問題，本發明的主要目的在于提供一種單柵極非揮發性內存的擦除方法，其使用單浮接柵極結構，在高壓制程的氧化層厚度大于100埃的存儲元件擦除的單柵極非揮發性內存；在擦除時，是對于漏極施加電壓，柵極不施以電壓，以通過漏極電壓來產生及控制反層，進而改善擦除的效率，擦除完成時，則因漏極電壓降低或源極電壓升高而停止，可防止過度擦除，以解決背景技術的缺失。

因此，為達上述目的，本發明所公開的單柵極非揮發性內存的擦除方法，應用于單柵極非揮發性內存，此單柵極非揮發性內存包括P型半導體基底、晶體管及電容結構，其中，晶體管與電容結構設置于P型半導體基底，晶體管是由第一導電柵極堆棧在第一介電層表面，第一介電層位于半導體基底上，且有二高度導電的第一離子摻雜區位于第一導電柵極與第一介電層二側來形成源極及漏極；電容結構如同晶體管亦形成一三明治結構，包括有第二離子摻雜區、第二介電層與第二導電柵極，且電容結構的第二導電柵極及晶體管的第一導電柵極隔離并被電連接，并形成非揮發性內存的單浮接柵極。此單柵極非揮發性內存的擦除方法，包括施加電壓于漏極，而柵極不施以電壓，以通過漏極電壓來產生及控制反層，來降低擦除電壓與增加擦除效能。

其中，第一離子摻雜區及第二離子摻雜區為N阱摻雜區，且電容結構可為N阱電容或N阱電容。凡利用本發明的方式使非揮發性內存以不同的結構變化來進行擦除的操作，皆在本發明的范圍中。

具體而言，本發明所公開的單柵極非揮發性內存的擦除方法，可對于由P型半導體基底、晶體管與電容結構所構成的非揮發性內存，進行擦除化過程，在P型半導體基底、源極與漏極上分別施加基底電壓、源極電壓與漏極電壓，而第一離子摻雜區上并不施以電壓，且漏極電壓大于源極電壓，源極電壓大于或等于基底電壓，基底電壓為接地。

附圖說明