[發明專利]一種基于FPGA實現互相關運算的方法

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• 申請號: 201710956434.2
• 申請日: 2017-10-11
• 公開（公告）號: CN108089839A
• 公開（公告）日: 2018-05-29
• 發明（設計）人: 孫桂玲;賈珺;趙唯薦;鄭博文
• 申請（專利權）人: 南開大學
• 主分類號: G06F7/57
• 分類號: G06F7/57;G06F17/15
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種基于現場可編程門陣列(FPGA)實現互相關運算的方法。首先通過AD采樣模塊進行兩路信號采集，然后將采集到的數據存入FPGA的隨機存取存儲器(RAM)中，之后從RAM中取出數據進行互相關運算，將運算的結果通過以太網發送給上位機，最終實現了基于FPGA對兩路信號的互相關運算。

【技術領域】

本發明屬于空間定位問題中高速實時信號處理領域，對信號進行互相算運算找到兩路信號的時間差。AD采樣模塊采用雙通道12bit AD采集模塊AN926，FPGA采用 Altera公司的CYCLONE IV系列，型號為EP4CE15F23C8。通過RAM地址的依次增加，每次從該地址中取出多個數據，之后送入多路乘累加器進行并行運算，大大提高了運算速度，最終在較短時間內實現兩路信號的互相關運算。

【背景技術】

在空間定位問題中，兩路信號的時間差是一個重要的參數，通過這個時間差可以實現空間精確的定位，而互相關運算是找到這個時間差重要的方法。

目前，對兩路信號進行互相關運算主要是依靠軟件來實現，而軟件執行速度和效率較低，無法滿足對高速信號的實時處理，而采用硬件FPGA來實現則可以充分利用硬件資源，大大提高運算速度，從而實現了空間定位的實時性。

【發明內容】

該方法利用FPGA實現兩路信號的互相關運算，其主要內容包含以下幾個方面：

1、AD采集數據

采用雙通道12bit AD采集模塊AN926對兩路模擬信號進行采樣，采樣頻率定義為1MHZ，采樣時間為8ms，即采樣結束以后得到兩組8000個12bit的數據。

2、數據寫入RAM

在FPGA上配置兩個雙口RAM，數據深度為96bit，即每個RAM地址中寫入8個 12bit的數據，長度配置為2000。其中第一組數據從RAM1的addr＝1000開始寫入，每八個一組隨著地址的增加依次存放，直到addr＝1999時，數據剛好全部寫入。而第二組數據從RAM2的addr＝0開始寫入，每八個一組隨著地址的增加依次存放，直到 addr＝999時，數據剛好全部寫入。而RAM1的addr＝0到addr＝999和RAM2的addr＝1000 到addr＝1999都寫入0。這樣做的目的是為了互相關運算的方便。

數據寫入完成以后RAM的存儲狀態見圖1。

3、從RAM中讀出數據和互相關運算

互相關運算是一個移位乘累加的過程，因此從RAM中讀出數據有一個地址循環的過程，每來一個時鐘的上升沿從當前地址中讀出數據，然后地址加一，直到下一個時鐘上升沿到達時，再次讀出當前地址中的數據，因此數據的讀取是一個比較耗時的過程，為了盡快地縮短數據讀取的時間，這里所用的時鐘頻率為100MHZ。

我們選擇第一路數據固定，第二路數據左右移位來進行乘累加運算，即RAM1 固定，RAM2左右移位。在第一遍讀出數據時，RAM1和RAM2都從addr＝0開始，當時鐘上升沿到達時，我們分別讀出了五個數據，見圖2。然后需要配置64個乘累加器和8個八位并行加法器，其中每8個乘累加器和1個加法器為一組，共八組，然后利用它們進行并行的乘累加運算。這里定義一個8*12bit的數組C，初始值全部為0，見圖3。

Addr

第一組乘累加器分別進行如下運算：A1*B1，A2*B2，A3*B3，A4*B4，A5*B5，A6*B6，A7*B7，A8*B8。加法器將上述八個結果相加。這實現了對第二路信號移位數為-8000 的前八組數據的乘累加運算。

第二組乘累加器分別進行如下運算：A1*C8，A2*B1，A3*B2，A4*B3，A5*B4，A6*B5，A7*B6，A8*B7。加法器將上述八個結果相加。這實現了對第二路信號移位數為-7999 的前八組數據的乘累加運算。