[發明專利]具有可作為高速緩存存儲器或神經網絡單元存儲器操作的存儲器陣列的處理器

有效

• 申請號: 201710947168.7
• 申請日: 2017-10-12
• 公開（公告）號: CN108133269B
• 公開（公告）日: 2020-08-25
• 發明（設計）人: G·葛蘭·亨利;道格拉斯·R·瑞德
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F3/06
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 梁揮;鐘強

1.一種處理器，包括：

模式指示器；

多個處理核心；及

神經網絡單元(NNU)，所述神經網絡單元包括：

存儲器陣列；

神經處理單元(NPU)的陣列；

高速緩存控制邏輯電路；及

選擇邏輯電路，所述選擇邏輯電路被配置為選擇性地將多個NPU和所述高速緩存控制邏輯電路耦合到所述存儲器陣列；

其中當所述模式指示器指示第一模式時，所述選擇邏輯電路使得所述多個NPU能夠從所述存儲器陣列讀取神經網絡權重，以使用所述權重來執行計算；

其中當所述模式指示器指示第二模式時，所述選擇邏輯電路使得所述多個處理核心能夠通過所述高速緩存控制邏輯電路訪問作為高速緩存存儲器的所述存儲器陣列；

其中采用兩種不同的哈希算法，其中一種哈希算法排除所述存儲器陣列作為最后級高速緩存片，而另一種哈希算法包括所述存儲器陣列作為最后級高速緩存片；及

其中所述兩種哈希算法被設計為支持選擇性的回寫無效操作。

2.根據權利要求1所述的處理器，還包括：

其中當所述模式指示器指示所述第二模式時，所述多個處理核心通過所述高速緩存控制邏輯電路訪問作為犧牲高速緩存存儲器的所述存儲器陣列。

3.根據權利要求1所述的處理器，還包括：

其中當所述模式指示器指示所述第二模式時，所述多個處理核心通過所述高速緩存控制邏輯電路訪問作為所述處理器的最后級高速緩存存儲器的片的所述存儲器陣列。

4.根據權利要求3所述的處理器，還包括：

多個最后級高速緩存片；及

其中當所述模式指示器指示所述第二模式時，所述存儲器陣列和高速緩存控制邏輯電路與所述多個最后級高速緩存片一起操作，作為所述多個處理核心訪問的最后級高速緩存存儲器。

5.根據權利要求1所述的處理器，還包括：

其中所述NNU耦合到所述多個處理核心；及

其中當所述模式指示器指示所述第一模式時，所述NNU由所述多個處理核心控制以加速所述多個處理核心的神經網絡計算。

6.根據權利要求5所述的處理器，還包括：

環總線，所述環總線耦合所述NNU和所述多個處理核心。

7.根據權利要求6所述的處理器，還包括：

多個最后級高速緩存片，所述多個最后級高速緩存片耦合到所述環總線；及

其中當所述模式指示器指示所述第二模式時，所述存儲器陣列和高速緩存控制邏輯電路與所述多個最后級高速緩存片一起操作，作為所述多個處理核心經由所述環總線訪問的最后級高速緩存存儲器。

8.根據權利要求1所述的處理器，還包括：

其中為了從所述第二模式轉換到所述第一模式，所述高速緩存控制邏輯電路對所述存儲器陣列進行回寫無效。

9.根據權利要求1所述的處理器，還包括：

其中所述多個處理核心是x86指令集架構處理核心。

10.一種用于操作處理器的方法，所述處理器具有模式指示器、多個處理核心及神經網絡單元(NNU)，所述神經網絡單元包括存儲器陣列、神經處理單元(NPU)的陣列、高速緩存控制邏輯電路及選擇邏輯電路，所述選擇邏輯電路被配置為選擇性地將多個NPU和所述高速緩存控制邏輯電路耦合到所述存儲器陣列，所述方法包括：

響應于將所述模式指示器設置為指示第一模式，所述選擇邏輯電路使得所述多個NPU能夠從所述存儲器陣列讀取神經網絡權重，以使用所述權重來執行計算；及

響應于將所述模式指示器設置為指示第二模式，所述選擇邏輯電路使得所述多個處理核心能夠通過所述高速緩存控制邏輯電路訪問作為高速緩存存儲器的所述存儲器陣列，

其中采用兩種不同的哈希算法，其中一種哈希算法排除所述存儲器陣列作為最后級高速緩存片，而另一種哈希算法包括所述存儲器陣列作為最后級高速緩存片；及

其中所述兩種哈希算法被設計為支持選擇性的回寫無效操作。