[發明專利]多通道串行總線高速數據采集處理系統及方法

有效

• 申請號: 201710904252.0
• 申請日: 2017-09-29
• 公開（公告）號: CN107844447B
• 公開（公告）日: 2019-06-28
• 發明（設計）人: 張智勇;郭申;李德潤;閻哲
• 申請（專利權）人: 北京計算機技術及應用研究所
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42
• 代理公司: 中國兵器工業集團公司專利中心 11011
• 代理人: 王雪芬

1.一種多通道串行總線高速數據采集處理系統，其特征在于，包括ARM處理器、FPGA芯片、SATA存儲設備、時間信息獲取模塊及多個串行總線收發器；

所述時間信息獲取模塊用于將GPS信號及秒脈沖發送至FPGA芯片；

所述FPGA芯片中包含與串行總線收發器一一對應的串行總線控制器；所述FPGA芯片用于通過各串行總線控制器控制對應的串行總線收發器，對各串行總線收發器進行監聽操作，得到串行總線數據；并通過IP軟核從時間信息獲取模塊接收GPS信號，從中提取時間信息，并且用時間信息獲取模塊所輸出的秒脈沖細分時間，使得時間精確度不小于0.01ms，并將細分后的時間存入寄存器內；然后將串行總線數據，和時間信息組合成為FPGA芯片的帶時間戳的內部幀格式后放入緩沖器中等待ARM處理器進行讀取；

所述ARM處理器用于讀取FPGA芯片內緩沖器中的數據幀后，將數據幀加上ARM設備碼，存入SATA存儲設備中。

2.如權利要求1所述的系統，其特征在于，所述時間信息獲取模塊為GPS或北斗2信號接收模塊。

3.如權利要求1所述的系統，其特征在于，所述多個串行總線收發器包括4路1553B雙冗余控制器和4路CAN2.0控制器。

4.如權利要求1或2或3所述的系統，其特征在于，所述緩沖器為BAR空間，所述ARM處理器通過PCIE訪問FPGA芯片內的BAR空間，將數據幀順序讀出，緩沖進SDRAM內，然后轉移至SATA存儲設備中。

5.如權利要求1所述的系統，其特征在于，所述ARM處理器通過1000BASE-T連接外部上位機，以輸出采集的數據。

6.一種利用權利要求1至5中任一項所述的系統進行多通道串行總線高速數據采集處理的方法，其特征在于，包括以下步驟：

所述時間信息獲取模塊將GPS信號及秒脈沖發送至FPGA芯片；

所述FPGA芯片通過各串行總線控制器控制對應的串行總線收發器，對各串行總線收發器進行監聽操作，得到串行總線數據；并通過IP軟核從時間信息獲取模塊接收GPS信號，從中提取時間信息，并且用時間信息獲取模塊所輸出的秒脈沖細分時間，使得時間精確度不小于0.01ms，并將細分后的時間存入寄存器內；并將串行總線數據，和時間信息組合成為FPGA芯片的帶時間戳的內部幀格式后放入緩沖器中等待ARM處理器進行讀取；

所述ARM處理器讀取FPGA芯片內緩沖器中的數據幀后，將數據幀加上ARM設備碼，存入SATA存儲設備中。

7.如權利要求6所述的方法，其特征在于，所述數據幀加上ARM設備碼之后得到的幀格式為，包括ARM設備碼、數據來源表示位、時間日期、采集數據、校驗位。