[發明專利]金屬柵極的制備方法

有效

• 申請號: 201710884119.3
• 申請日: 2017-09-26
• 公開（公告）號: CN107785323B
• 公開（公告）日: 2020-07-31
• 發明（設計）人: 鮑宇
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/28
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本發明的一種金屬柵極的制備方法，包括：提供半導體襯底，半導體襯底具有相互隔離的第一區域和第二區域，第一區域具有位于半導體襯底表面的第一偽柵極，第二區域具有位于半導體襯底表面的第二偽柵極，半導體襯底表面依次形成有覆蓋第一偽柵極和第二偽柵極的刻蝕停止層和層間介質層；刻蝕層間介質層與刻蝕停止層，暴露出第一偽柵極和第二偽柵極的頂壁；回刻蝕層間介質層與刻蝕停止層，暴露出第一偽柵極和第二偽柵極的部分側壁；去除第一偽柵極，形成第一溝槽，并在第一溝槽中填充第一金屬柵極；去除第二偽柵極，形成第二溝槽，并在第二溝槽中填充第二金屬柵極。本發明中，降低第一溝槽的深寬比，增大第一金屬柵極工藝窗口，提升其填充能力。

技術領域

本發明涉及半導體集成電路制造技術領域，尤其涉及一種金屬柵極的制備方法。

背景技術

在CMOS晶體管器件和電路制備中，隨著CMOS集成電路制造工藝的發展以及關鍵尺寸的縮小，由于SiO₂柵氧化層介質厚度的減小使得柵極漏電流增加，同時為了避免多晶硅柵極的耗盡效應，HKMG(high k metal gate)工藝成為主流，尤其是28nm以下工藝結點。

現在通常采用的HKMG工藝都是gate last，然而high k又可以分為high k last和high k first。并且，由于NMOS和PMOS的閾值電壓不同，NMOS和PMOS需要使用不同的功函數調節層。金屬柵極(metal gate)的形成過程可以分為一次成型和兩次成型：一次成型是指NMOS和PMOS區域的偽柵極同時去除，并且最終通過一次金屬沉積和研磨形成功函數調節層和金屬柵極，只是中間過程中的部分功函數調節層需要選擇性刻蝕；兩次成型是指先去除PMOS區域的偽柵極，然后完成PMOS區域的功函數調節層的沉積，并形成PMOS區域的金屬柵極，再去除NMOS區域的偽柵極，并完成NMOS區域的功函數調節層的沉積，再形成NMOS區域的金屬柵極。

其中，一次成型工藝較難控制，結構復雜不利于填充，但流程簡單，成本低，而兩次成型雖然工藝過程更冗長，但是對功函數調節層的選擇性刻蝕難度降低。金屬柵極填充時，填充溝槽的深寬比越大，填充的難度就越大。

發明內容

本發明的目的在于提供金屬柵極的制備方法，解決現有技術中金屬柵極填充難度大的問題。

為解決上述技術問題，本發明提供一種金屬柵極的制備方法，包括：

提供半導體襯底，所述半導體襯底具有相互隔離的第一區域和第二區域，所述第一區域具有位于所述半導體襯底表面的第一偽柵極，所述第二區域具有位于所述半導體襯底表面的第二偽柵極，所述半導體襯底表面依次形成有覆蓋所述第一偽柵極和所述第二偽柵極的刻蝕停止層和層間介質層；

刻蝕所述層間介質層與所述刻蝕停止層，暴露出所述第一偽柵極和所述第二偽柵極的頂壁；

回刻蝕所述層間介質層與所述刻蝕停止層，暴露出所述第一偽柵極和所述第二偽柵極的部分側壁；

去除所述第一偽柵極，形成第一溝槽，并在所述第一溝槽中填充第一金屬柵極；

去除所述第二偽柵極，形成第二溝槽，并在所述第二溝槽中填充第二金屬柵極。

可選的，所述第一區域用于形成P型FET，所述第二區域用于形成N型FET，所述第一區域和所述第二區域之間通過淺溝槽隔離結構隔離。

可選的，回刻蝕層間介質層與所述刻蝕停止層時，至少刻蝕100nm厚度的所述層間介質層與所述刻蝕停止層。

可選的，回刻蝕所述層間介質層與所述刻蝕停止層時，所述層間介質層的上表面與所述刻蝕停止層的上表面平齊。

可選的，所述層間介質層的上表面與所述刻蝕停止層的上表面低于所述第一偽柵極的上表面。