[發明專利]半周期延時電路

有效

• 申請號: 201710859649.2
• 申請日: 2017-09-21
• 公開（公告）號: CN107579725B
• 公開（公告）日: 2020-08-11
• 發明（設計）人: 何力
• 申請（專利權）人: 四川和芯微電子股份有限公司
• 主分類號: H03K5/134
• 分類號: H03K5/134;H03K5/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種半周期延時電路，對輸入的數字信號進行N個半周期的延遲，其包括一反相器及N個移位單元，每個移位單元均具有兩個差分信號輸入端入與兩個差分信號輸出端，且每個移位單元還具有兩個差分時鐘輸入端，外部一對差分信號輸入第一個移位單元的差分輸入端，第N個移位單元的差分輸出端輸出延遲后的差分信號，其余各個移位單元的差分輸出端與差分輸入端依次順序連接；外部一時鐘信號輸入反相器的輸入端，外部時鐘信號與反相器輸出的時鐘信號形成一對差分時鐘信號，差分時鐘信號分別輸入各個移位單元的差分時鐘輸入端；N為大于1的自然數。本發明的半周期延時電路減少了所需要使用的場效應管的數量，節省了功耗及芯片占用的面積；并增強了抗共模噪聲干擾能力。

技術領域

本發明涉及集成電路領域，更具體地涉及一種對輸入的差分數字信號進行N個半周期的延遲的半周期延時電路。

背景技術

在一些特定的集成電路應用中，如高速數據接口電路中，通常需要將數字信號延遲N/2個時鐘周期，也即N個半周期的延遲，而實現N個半周期的延遲的模塊即為半周期延時電路。

目前，現有技術的半周期延時電路是由N個D觸發器級聯而成的，如圖1所示(以N＝4的情況來舉例說明)，該半周期延時電路包括4個D觸發器D1、D2、D3、D4。其中，第奇數級D觸發器的時鐘輸入端接時鐘信號CLKN,第偶數級D觸發器的時鐘輸入端接時鐘信號CLKP(如圖1所示，CLKP、CLKN為互補的時鐘信號)。除最后一級D觸發器以外，其余每個D觸發器的輸出端Q均與下一個D觸發器的輸入端D相連。若當輸入信號DIN在時鐘信號CLKP上升沿來臨時更新，第1級D觸發器要在時鐘信號CLKP的下降沿來臨時對輸入信號DIN采樣，即在時鐘信號CLKP上升沿來臨后的半個時鐘周期(時鐘周期指的是CLKP,CLKN的振蕩周期)對輸入信號DIN采樣，并輸出信號O1。因此輸出信號O1實際是對輸入信號DIN延遲半個周期后進行輸出，且信號O1在時鐘信號CLKN的上升沿(等同于CLKP的下降沿)來臨時更新。由于第2級D觸發器在時鐘信號CLKP的上升沿來臨時對信號D1進行采樣，因此輸出信號D2是在信號O1更新后的半個時鐘周期后進行更新，因此信號D2實際上是對信號O1的半個時鐘周期的延遲。同理可得，信號O3是信號O2的半周期延遲，信號O4是信號O3的半周期延遲。因此，圖1所示的電路結構中，信號O1是對輸入信號DIN的1個半周期延遲，信號O2是對輸入信號DIN的2個半周期延遲，信號O3是對輸入信號DIN的3個半周期延遲，信號O4是對輸入信號DIN的4個半周期延遲，從而該電路實現了對輸入信號DIN進行延遲4個半時鐘周期的功能；也即當電路中設置的D觸發器為N個時，則可實現對輸入信號DIN進行延遲N個半時鐘周期的功能。

現有技術結構中的D觸發器電路結構如圖2所示。其由5個反相器(INV1、INV2、INV3、INV4、INV5)，4個傳輸門(T1、T2、T3、T4)所構成。由于每個反相器均是由1個P型MOS管、1個N型MOS管所構成，傳輸門同樣是由1個P型MOS管，1個N型MOS管所構成；因此圖2所示的D觸發器由18個MOS管所構成(9個N型MOS管，9個P型MOS管)。當現有技術的半周期延時電路為N位的延遲電路時，其一共需要18N個MOS管(其中還忽略了圖1中產生CLKP的反相時鐘信號CLKN的反相器INV0所需要的MOS管)。當N取值較大時，整個電路就需要較多的MOS管，從而消耗了很大的面積和功耗成本。另外，圖2所示的D觸發器為單端信號輸入輸出，單端信號抵抗外界共模干擾(如電源上的不穩定紋波)能力較弱，容易造成信號傳輸的失真。

因此，有必要提供一種占用面積更小，功耗成本更低且抗干擾能力更強的改進的半周期延時電路克服上述缺陷。

發明內容

本發明的目的是提供一種半周期延時電路，本發明的半周期延時電路減少了所需要使用的場效應管的數量，節省了功耗及芯片占用的面積；同時，增強了抗共模噪聲干擾能力。