[發明專利]陣列基板制備方法

有效

• 申請號: 201710756891.7
• 申請日: 2017-08-29
• 公開（公告）號: CN109426014B
• 公開（公告）日: 2020-11-06
• 發明（設計）人: 賈玉坤;王念念;王淼;范大林;楊帆;張歌;馮宗銳
• 申請（專利權）人: 京東方科技集團股份有限公司;重慶京東方光電科技有限公司
• 主分類號: G02F1/13
• 分類號: G02F1/13;G02F1/1333
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 柴亮;張天舒

本發明提供一種陣列基板制備方法，屬于陣列基板檢測技術領域，其可至少部分解決現有的陣列基板中無法及時檢測出像素電極殘留不良的問題。本發明的陣列基板制備方法包括于基底上形成多條第一引線的步驟和形成多個像素電極的步驟，其中，第一引線與像素電極在基底上的正投影無重疊，且它們的所在層間無絕緣層；陣列基板的制備方法還包括：形成多條與第一引線絕緣的連接線，每條連接線將至少兩個像素電極電連接，多個通過連接線電連接的像素電極構成一條等效線，每條等效線至少有一個端部位于陣列基板邊緣部；檢測等效線與第一引線是否短路；除去至少部分連接線，使任意兩像素電極間均不電連接。

技術領域

本發明屬于陣列基板檢測技術領域，具體涉及一種陣列基板制備方法。

背景技術

在ADS(Advanced super Dimension Switch)和HADS等模式的陣列基板中，同時設有公共電極(Common ITO)和像素電極(PXL ITO)，二者疊置并通過絕緣層隔開，而存儲電容(CST)和液晶電容(CLC)也通過兩個電極實現。

由此，如圖1所示，像素電極1可單獨設置，即像素電極1與部分引線(以數據線3為例)的所在層之間可沒有絕緣層，二者設于不同位置以避免導通。由于工藝限制，像素電極可能發生殘留(PXL ITO Remain)，即其圖形可能不準確而與數據線交疊并電連接(如圖1中畫圈處)，進而引起亮點、暗點等。顯然，以上不良需要修復，但在陣列基板檢測(ArrayTest)中只能測出引線是否有短路、斷路，而像素電極與引線的電連接不會導致引線短路、斷路，故無法被檢測出來。因此，像素電極殘留在陣列基板制備過程中無法被攔截，只能在后續的顯示面板點亮測試中被發現，而這時進行定位、修復等都很困難，會造成產品品質和合格率降低。

發明內容

本發明至少部分解決現有的陣列基板中無法及時檢測出像素電極殘留不良的問題，提供一種可在陣列基板檢測中即攔截像素電極殘留不良的陣列基板制備方法。

解決本發明技術問題所采用的技術方案是一種陣列基板制備方法，包括于基底上形成多條第一引線的步驟和形成多個像素電極的步驟，其中，所述第一引線與像素電極在基底上的正投影無重疊，且它們的所在層間無絕緣層；所述陣列基板的制備方法還包括：

形成多條與所述第一引線絕緣的連接線，每條所述連接線將至少兩個像素電極電連接，多個通過所述連接線電連接的像素電極構成一條等效線，每條所述等效線至少有一個端部位于陣列基板邊緣部；

檢測所述等效線與第一引線是否短路；

除去至少部分所述連接線，使任意兩像素電極間均不電連接。

優選的是，所述第一引線為柵線或數據線。

優選的是，所述陣列基板還包括與像素電極疊置的公共電極，所述公共電極與像素電極間設有絕緣層。

優選的是，所述連接線與第一引線同層設置且同步形成。

優選的是，所述連接線與像素電極同層設置且同步形成

優選的是，所述連接線設于兩相鄰的像素電極間，并將所述兩相鄰的像素電極電連接。

優選的是，各所述像素電極排成陣列，多個沿第一方向設置的像素電極構成一排；

所述第一引線沿第一方向延伸，且位于相鄰排的像素電極之間。

進一步優選的是，同一排中的所述像素電極被連接線電連接形成一條等效線。

優選的是，所述連接線包括連接在相鄰的像素電極之間的部分；

所述除去至少部分連接線包括：除去所述位于相鄰的像素電極之間的全部或部分連接線。

優選的是，所述除去至少部分所述連接線包括：