[發明專利]硅通孔上方的后零通孔層禁入區域減少BEOL泵效應

有效

• 申請號: 201710755737.8
• 申請日: 2017-08-29
• 公開（公告）號: CN107799520B
• 公開（公告）日: 2021-11-16
• 發明（設計）人: 馬克塔·G·法羅;J·M·薩夫蘭
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L21/768;H01L23/498
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

1.一種集成電路結構，包括：

一半導體襯底；

一硅通孔(TSV)，設置于該半導體襯底內；

一第一互連層，設置于該硅通孔的一上表面的上方，并包含設置于該硅通孔的該上表面的一上表面區域上的多個零層(V0)通孔；以及

至少一第二互連層，設置于該第一互連層的上方，并包含多個通孔，各該多個通孔橫向設于一禁入區域的外側，其中，該禁入區域居中位于該硅通孔的該上表面區域的中心的上方，并從該硅通孔的上方垂直延伸，該禁入區域不包含導線及該至少一第二互連層的該多個通孔，該禁入區域以及該硅通孔各具有一圓形橫截面，且該禁入區域具有范圍從該硅通孔的直徑的四分之一至一半的直徑。

2.根據權利要求1所述的集成電路結構，其中，居中的該禁入區域具有小于該硅通孔的該上表面區域的一區域，使得該至少一第二互連層的該多個通孔的一部分設于居中的該禁入區域的外側的該硅通孔的該上表面區域的一部分的上方。

3.根據權利要求1所述的集成電路結構，其中，該集成電路結構包括堆疊于該第一互連層上方的多個該第二互連層，各該第二互連層包括設于設在該硅通孔上方的該禁入區域的外側的多個通孔。

4.根據權利要求1所述的集成電路結構，還包括位于該至少一第二互連層上方的至少一第三互連層，各該第三互連層包括設于設在該硅通孔上方的該禁入區域內的一通孔。

5.根據權利要求4所述的集成電路結構，其中，該集成電路結構包括堆疊于該至少一第二互連層上方的多個該第三互連層，各連續的第三互連層包含設于設在該硅通孔上方的該禁入區域內且比一在前的第三互連層更多的通孔。

6.一種集成電路結構，包括：

一半導體襯底；

一硅通孔(TSV)，設置于該半導體襯底內；

一第一互連層，設置于該硅通孔的一上表面的上方，并包含設置于該硅通孔的該上表面的一上表面區域上的多個零層(V0)通孔；以及

至少一第二互連層，設置于該第一互連層的上方，并包含多個通孔，且該多個通孔無一設于由該硅通孔的該上表面區域的一部分所定義的一禁入區域的上方，其中，該禁入區域居中位于該硅通孔的該上表面區域的中心的上方，并從該硅通孔的上方垂直延伸，該禁入區域不包含導線及該至少一第二互連層的該多個通孔，該禁入區域以及該硅通孔各具有一圓形橫截面，且該禁入區域具有范圍從該硅通孔的直徑的四分之一至一半的直徑。

7.根據權利要求6所述的集成電路結構，其中，該集成電路結構包括堆疊于該第一互連層上方的多個該第二互連層，各該第二互連層包含多個通孔且該多個通孔無一設于該禁入區域內。

8.根據權利要求6所述的集成電路結構，還包括位于該至少一第二互連層的上方的一第三互連層，該第三互連層包含設于設在該硅通孔上方的該禁入區域內的一通孔。

9.一種形成集成電路結構的方法，該方法包括：

形成位于一半導體襯底內的一硅通孔(TSV)；

形成設置于該硅通孔的一上表面上方的一第一互連層，該第一互連層包含設置于該硅通孔的一上表面區域上的多個零層(V0)通孔；以及

形成設置于該第一互連層上方的至少一第二互連層，該至少一第二互連層包含橫向設于一禁入區域的外側的多個通孔，其中，該禁入區域居中位于該硅通孔的該上表面區域的中心的上方，并從該硅通孔的上方垂直延伸，該禁入區域不包含導線及該至少一第二互連層的該多個通孔，該禁入區域以及該硅通孔各具有一圓形橫截面，且該禁入區域具有范圍從該硅通孔的直徑的四分之一至一半的直徑。

10.根據權利要求9所述的方法，其中，居中的該禁入區域具有小于該硅通孔的該上表面區域的一區域，使得該至少一第二互連層的該多個通孔的一部分設于居中的該禁入區域的外側的該硅通孔的該上表面區域的一部分的上方。