[發明專利]具有數據保持反饋回路的TSPC觸發器

有效

• 申請號: 201710751132.1
• 申請日: 2017-08-28
• 公開（公告）號: CN107528568B
• 公開（公告）日: 2020-08-18
• 發明（設計）人: 高靜;周游;徐江濤;史再峰;聶凱明
• 申請（專利權）人: 天津大學
• 主分類號: H03K3/356
• 分類號: H03K3/356
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 劉國威

本發明涉及集成電路領域，為提出TSPC觸發器技術方案，使得新的TSPC電路具有數據維持的能力，使得電路結構運行在高速的電路中可以保持數據的完整性。本發明采用的技術方案是，具有數據保持反饋回路的TSPC觸發器，由PMOS管8個，分別是P1、P2、P3、P4、P5、P6、P7、P8；NMOS管7個分別是N1、N2、N3、N4、N5、N6、N7和3個反相器INV1、INV2、INV3構成。本發明主要應用于集成電路設計制造場合。

技術領域

本發明涉及集成電路領域，尤其涉及高速數字電路設計。具體講,涉及具有數據保持反饋回路的TSPC觸發器。

背景技術

在數字電路中，D觸發器的非常重要的電路結構，常用于分頻器、數據恢復等電路結構。一般的TSPC電路結構由九個晶體管構成，常被應用于高速的電路結構中?，F在由于工藝尺寸的減小，數字電路運行的速度增加了很多。如果使用傳統的TSPC電路結構，在低電平時會出現數據丟失情況，會使得電路的功能受到較大影響。本發明則在傳統的九管電路結構的基礎上，在輸出增加了一個數據保持反饋回路，使得在低電平的時候有一個數據維持回路，保證數據的完整性，進而保證電路功能的實現。

發明內容

為克服現有技術的不足，本發明旨在提出TSPC觸發器技術方案，使得新的TSPC電路具有數據維持的能力，使得電路結構運行在高速的電路中可以保持數據的完整性。本發明采用的技術方案是，具有數據保持反饋回路的TSPC觸發器，由PMOS管8個，分別是P1、P2、P3、P4、P5、P6、P7、P8；NMOS管7個分別是N1、N2、N3、N4、N5、N6、N7和3個反相器INV1、INV2、INV3構成，PMOS管P1的柵極和輸入信號D連接，漏極與P2的源極連接，源極和襯底與電源連接；PMOS管P2的柵極接時鐘信號CLK，源極與P1的漏極連接，漏極與節點A連接，襯底與電源連接；NMOS管N1的柵極與輸入信號D連接，源極與N2的漏極連接，漏極與節點A連接，襯底與地連接；NMOS管N2的柵極與復位信號Rb連接，漏極與N1的源極連接，源極與地連接；PMOS管P3的柵極與復位信號Rb連接，源極和襯底與電源連接，漏極與節點A連接；PMOS管P4的柵極與復位信號R連接，源極和襯底與電源連接，漏極與P5的源極連接；PMOS管P5柵極與時鐘信號CLK連接，源極與P4的漏極連接，漏極與節點B連接，襯底接地；NMOS管N3的柵極與節點A連接，源極與N4的漏極連接，漏極與節點B連接，襯底接地；NMOS管N4的柵極接時鐘信號CLK，源極和襯底接地，漏極與N3的源極連接；NMOS管N5的柵極與復位信號R連接，源極和襯底與地連接，漏極與節點B連接；PMOS管P6的柵極與節點B連接，源極和襯底與電源連接，漏極與節點C連接，NMOS管N6的柵極與時鐘信號CLK連接，源極與N7的漏極連接，漏極與節點C連接，襯底接地；NMOS管N7的柵極與節點B連接，源極和襯底與地連接，漏極與N6的源極連接；PNOS管P7的柵極與復位信號R連接，源極和襯底與電源連接，漏極與節點C連接；PNOS管P8的柵極與時鐘信號CLK連接，源極接反相器INV3的輸出，漏極接節點C，襯底與電源連接；反相器INV1的輸入接節點C，輸出接輸出端Q；反相器INV2的輸入接節點C，輸出接反相器INV3的輸入；反相器INV3的輸入接反相器INV2的輸出，輸出接P8的源極。其中復位信號Rb和R是一對差分信號，也就是說R為高電平時，Rb為低電平，R為低電平時Rb為高電平，用來對TSPC的工作狀態進行控制。

當復位信號Rb為高電平，R為低電平時，觸發器為復位狀態，此時不管時鐘信號CLK和輸入D為何值，節點A為高電平、節點B為低電平、節點C為高電平，輸出Q為低電平；當復位信號Rb為低電平，R為高電平時，觸發器為工作狀態，若輸入信號D為低電平時，時鐘信號CLK為低電平時，節點A為高電平、節點B為高電平、節點C為高電平，輸出維持復位時的的低電平，當時鐘信號CLK由低電平變成高電平時，節點A為高電平、節點B為低電平、節點C為高電平，則輸出Q為低電平；