[發明專利]半導體管芯封裝及生產這種封裝的方法

有效

• 申請號: 201710735129.0
• 申請日: 2017-08-24
• 公開（公告）號: CN107785358B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: E·貝內
• 申請（專利權）人: IMEC非營利協會
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/498;H01L23/31;H01L21/60;H10B80/00
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 楊潔;蔡悅

本發明涉及包括嵌入在用已知的FO?WLP或eWLB技術可獲得的重構晶片中的第一管芯的一種封裝。除了第一管芯以外，穿基板通孔插入件被嵌入在晶片中，TSV插入件是分開的元件，可能是具有將插入件的前側和背側上的各觸點互連的金屬填充通孔的硅管芯。第二管芯被安裝在基板的背側，其中第二管芯上的觸點與基板的背側上的TSV插入件的觸點電連接。在基板的前側上安裝了橫向連接設備，其將基板的前側上的TSV插入件的各觸點與第一管芯的前側上的各觸點互連。因此，橫向連接設備和TSV插入件有效地將第一和第二管芯上的各觸點互連。優選地，如從FO?WLP技術中已知的，橫向連接設備被安裝在基板的前側上的再分布層上。

技術領域

本發明涉及半導體處理，尤其涉及多個集成電路管芯在3D互連的封裝中的集成。

背景技術

集成電路設備(也稱為半導體芯片或管芯)的3D集成近年來已經經歷了許多發展。具體而言，具有大量管芯到管芯互連的兩個或更多個管芯的集成在封裝尺寸和散熱問題方面已成為挑戰。傳統的PoP(Package-on-Package(封裝層疊))方法涉及將兩個管芯(例如移動應用中的應用處理器和存儲器芯片)封裝在分開的球柵陣列型封裝中，并將一個封裝組裝在另一個之上。所產生的封裝高度可能是有問題的，并且封裝級焊球不允許以例如根據寬I/O標準實現集成所要求的小間距來實現大量互連。

已被提出的一種改進是針對底部管芯使用嵌入式管芯封裝或晶片級重構管芯封裝。嵌入式管芯封裝將硅管芯嵌入在層壓PCB中。重構的封裝使用晶片級成型技術來重構晶片或面板形基板，這允許薄膜封裝級互連在再分布層(RDL)中的創建。該技術被稱為扇出晶片級封裝(FO-WLP)或者eWLB(即嵌入式晶片級球柵陣列)，例如在文檔“Next?generationeWLB?packaging(下一代eWLB封裝)”(Yonggang?Jin等，電子封裝技術會議(EPTC)紀要，2010)中所解說的。

為了實現封裝層疊解決方案，FO-WLP方法要求將封裝的前側連接到背側的垂直穿封裝(through-package)互連。這可以通過激光鉆孔以及用Cu或焊料填充孔來完成以產生穿封裝通孔(TPV)。另一種技術在管芯嵌入之前使用銅柱的電鍍。然而，可獲得的TPV間距相當有限(例如，TPV到TPV間距不小于幾百μm)。

為了實現(諸如寬I/O?DRAM存儲器所需的)高帶寬技術(其由間距為40μm的4組6x73接觸焊盤組成)，要求高得多的穿封裝互連密度。

這可以通過使用邏輯管芯中的穿Si通孔將寬I/O?DRAM直接堆疊在邏輯管芯上來實現。然而，這要求在邏輯管芯中的TSV(穿硅通孔，或更一般而言，穿基板通孔)。此外，邏輯管芯和DRAM管芯之間的熱耦合相當高。不同的解決方案是使用硅中介層以實現使用高密度硅技術的高密度互連。這允許管芯的橫向放置(即并排在中介層上)。然而，封裝構造變得相當昂貴。一種替代解決方案是移除封裝基板并將封裝實現為晶片級管芯規模封裝(CSP)。然而，這些解決方案不允許邏輯管芯的獨立封裝和簡單測試。

發明概述

本發明涉及如所附權利要求公開的一種半導體管芯封裝及用于生產該封裝的方法。根據本發明的封裝包括嵌入在用上面提到的已知的FO-WLP或eWLB技術可獲得的重構晶片中的第一管芯。除了第一管芯以外，毗鄰該第一管芯放置的穿基板通孔插入件被嵌入在晶片中，TSV插入件是分開的元件，可能是具有將插入件的前側和背側上的觸點互連的金屬填充通孔的硅管芯。第二管芯被安裝在基板的背側，其中第二管芯上的觸點與基板的背側上的TSV插入件的觸點電連接。在第一管芯和TSV插入件的前側上安裝了橫向連接設備，其將基板的前側上的TSV插入件的觸點與第一管芯的前側上的觸點互連。因此，橫向連接設備和TSV插入件有效地將第一和第二管芯上的觸點互連。根據一實施例，如從FO-WLP技術中已知的，橫向連接設備被安裝在基板的前側上的再分布層(RDL)上。封裝級焊球被提供在如已知的封裝中的RDL上，并且可能在橫向連接設備的位置處被中斷。根據另一實施例，橫向連接設備同樣被嵌入在重構晶片中。