[發(fā)明專利]半導(dǎo)體存儲裝置

有效

• 申請?zhí)枺?/td>: 201710734255.4
• 申請日: 2017-08-24
• 公開（公告）號: CN108630265B
• 公開（公告）日: 2022-03-01
• 發(fā)明（設(shè)計）人: 稻場恒夫
• 申請（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號: G11C11/16
• 分類號: G11C11/16
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 劉靜;段承恩

1.一種半導(dǎo)體存儲裝置，其中，具備：

第1存儲器單元，其包括第1阻變型存儲元件和第1晶體管；

第1字線，其與所述第1晶體管的控制端子電連接；以及

第1電路，其在讀出時，在第1期間對所述第1字線施加第1電壓，在所述第1期間后的第2期間對所述第1字線施加比所述第1電壓大的第2電壓，

所述第1電路包括：

第2晶體管，其包含被供給所述第1電壓的第1端子、與所述第1字線電連接的第2端子、和被供給第1信號的控制端子；

第3晶體管，其包含被供給所述第2電壓的第1端子、與所述第1字線電連接的第2端子、和被供給第2信號的控制端子；

輸出所述第1信號的OR門，其包含供第3信號輸入的第1輸入端子和供所述第3信號延遲且反轉(zhuǎn)后所得的信號輸入的第2輸入端子；和

輸出所述第2信號的NAND門，其包含供所述第3信號反轉(zhuǎn)后所得的信號輸入的第1輸入端子和供所述第3信號反轉(zhuǎn)且延遲后所得的信號輸入的第2輸入端子。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，

所述第1電路還包括：

第2電路，其在所述第1期間輸出所述第1信號以使所述第2晶體管導(dǎo)通；和

第3電路，其在所述第2期間輸出所述第2信號以使所述第3晶體管導(dǎo)通。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，還具備：

讀出放大器，其與所述第1存儲器單元電連接；和

第4晶體管，其電連接在所述第1存儲器單元與所述讀出放大器之間，

在所述第1期間之前對所述第4晶體管的控制端子施加第3電壓，在所述第1期間對所述第4晶體管的控制端子施加比所述第3電壓大的第4電壓。

4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中，

所述第4電壓通過所述第4晶體管的控制端子與所述第4晶體管的第1端子的耦合而產(chǎn)生。

5.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中，

還具備對所述第4晶體管的控制端子施加所述第4電壓的第4電路。

6.一種半導(dǎo)體存儲裝置，其中，具備：

第1存儲器單元，其包括第1阻變型存儲元件；

讀出放大器，其與所述第1存儲器單元電連接；

第1晶體管，其電連接在所述第1存儲器單元與所述讀出放大器之間；

第1控制線，其與所述第1晶體管的控制端子電連接；以及

第1電路，其在讀出時，在第1期間對所述第1晶體管的第1控制線施加第1電壓，在所述第1期間后的第2期間對所述第1控制線施加比所述第1電壓大的第2電壓，

所述第1電路包括：

第3晶體管，其包含被供給所述第1電壓的第1端子、與所述第1控制線電連接的第2端子、和被供給第1信號的控制端子；

第4晶體管，其包含被供給所述第2電壓的第1端子、與所述第1控制線電連接的第2端子、和被供給第2信號的控制端子；

輸出所述第1信號的OR門，其包含供第3信號輸入的第1輸入端子和供所述第3信號延遲且反轉(zhuǎn)后所得的信號輸入的第2輸入端子；和

輸出所述第2信號的NAND門，其包含供所述第3信號反轉(zhuǎn)后所得的信號輸入的第1輸入端子和供所述第3信號反轉(zhuǎn)且延遲后所得的信號輸入的第2輸入端子。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置，其中，還具備：

匯點(diǎn)，其與所述第1存儲器單元電連接；

第2晶體管，其電連接在所述第1存儲器單元與所述匯點(diǎn)之間；以及

第2控制線，其與所述第2晶體管的控制端子電連接。

8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其中，

在所述第1控制線和所述第2控制線，被供給執(zhí)行同一工作的控制信號。