[發明專利]一種改善接觸孔插塞氧化物凹陷的工藝方法

有效

• 申請號: 201710733200.1
• 申請日: 2017-08-24
• 公開（公告）號: CN107731741B
• 公開（公告）日: 2019-01-29
• 發明（設計）人: 何佳;劉藩東;張若芳;王鵬;吳林春;夏志良;霍宗亮
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L27/11568;H01L27/11578
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 董李欣

本發明提供了一種改善接觸孔插塞氧化物凹陷的工藝方法，通過將預清洗工藝中濕法刻蝕(DHF+SC1)替換為等離子體干法刻蝕，從而能夠避免由于ALD氧化物和PECVD氧化物濕法刻蝕速率不同而產生的原子層沉積工藝(ALD)沉積的氧化物層的過快刻蝕而導致的接觸孔(Channel Hole)的彎曲狀(Bowing Profile)形貌的加劇的情況；同時由于等離子體干法刻蝕的各向異性特點，能夠有效控制預清洗工藝主要針對硅槽底部表面，而對于接觸孔側壁的刻蝕較少，從而避免了接觸孔(Channel Hole)的彎曲狀(Bowing Profile)形貌的加劇，從而提高了3D NAND閃存的整體性能，從而提高了3D NAND閃存的整體性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種3D NAND閃存結構的制作方法，具體為一種改善接觸孔插塞氧化物凹陷的工藝方法。

背景技術

隨著平面型閃存存儲器的發展，半導體的生產工藝取得了巨大的進步。但是最近幾年，平面型閃存的發展遇到了各種挑戰：物理極限，現有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決平面閃存遇到的困難以及追求更低的單位存儲單元的生產成本，各種不同的三維(3D)閃存存儲器結構應運而生，例如3D NOR(3D或非)閃存和3D NAND(3D與非)閃存。

其中，3D NAND以其小體積、大容量為出發點，將儲存單元采用三維模式層層堆疊的高度集成為設計理念，生產出高單位面積存儲密度，高效存儲單元性能的的存儲器，已經成為新興存儲器設計和生產的主流工藝。

然而，在目前3D NAND結構的制備工藝中，通常是采用原子層沉積(Atomic LayerDeposition，簡稱ALD)的方法于接觸孔(Channel Hole)中充滿氧化物，其次回刻(RecessEtch Back)該氧化物，以將該接觸孔的部分側壁予以暴露，之后于接觸孔中沉積多晶硅(Poly)以形成多晶硅插塞(Poly Plug)；如圖1所示，其中，2為TEOS等氧化物介質層、3為氮化硅犧牲層，由于接觸孔1的縱截面一般呈彎曲狀(Bowing Profile)，而濕法刻蝕移除(WetEtch Recess)部分氧化物的工藝會加劇產生縫隙(Seam)，這會導致后來沉積的多晶硅插塞產生縫隙(Seam)，進而影響閾值電壓和亞閾值斜率，這是本領域技術人員所不期望見到的。

同時，在目前的3D NAND結構中，是通過將存儲器單元三維地布置在襯底之上來提高集成密度、其中溝道層垂直豎立在襯底上，柵極分為下層選擇柵極、中層控制柵極以及頂層選擇柵極三部分，通過將柵極信號分布在三組柵電極中以減小信號之間的串擾。其中，通常在指存儲區的中部設置有頂層選擇柵切線(Top Select Gate Cut)，將指存儲區的頂層選擇柵分割為兩部分，并且頂層選擇柵切線通常由氧化物材料形成，并且采用原子層沉積工藝(ALD)制備，通常的制備工藝流程包括如下步驟：

S1：形成多層堆疊結構，首先，提供襯底，所述襯底表面形成有多層交錯堆疊的層間介質層及犧牲介質層，所述犧牲介質層形成于相鄰的層間介質層之間；然后，采用化學機械研磨工藝獲得頂層層間介質層光滑平整的表面；

S2：為形成頂層選擇柵切線(Top Select Gate Cut)進行刻蝕，采用常規的刻蝕工藝形成頂層選擇柵切線(Top Select Gate Cut)的溝道；

S3：對頂層選擇柵切線(Top Select Gate Cut)溝道進行填充，采用原子層沉積工藝(ALD)在溝道中填充頂層選擇柵切線氧化物材料；

S4：沉積插塞氧化物，在所述頂層選擇柵切線氧化物材料表面采用等離子體增強化學的氣相沉積法(PECVD)工藝沉積插塞氧化物，以及在插塞氧化物表面形成氮化硅層。

S5：為形成接觸孔(Channel Hole)進行刻蝕，采用常規的刻蝕工藝形成接觸孔(Channel Hole)，所述接觸孔通至所述襯底并形成一定深度的硅槽；

S6：在所述硅槽中進行硅的外延生長形成硅外延層(SEG)。