[發明專利]用于芯片頂層防護層的多路隨機哈密頓回路生成方法

在審

• 申請號: 201710636671.0
• 申請日: 2017-07-31
• 公開（公告）號: CN107480560A
• 公開（公告）日: 2017-12-15
• 發明（設計）人: 趙毅強;辛睿山;王佳;李躍輝
• 申請（專利權）人: 天津大學
• 主分類號: G06F21/75
• 分類號: G06F21/75
• 代理公司: 天津市北洋有限責任專利代理事務所12201
• 代理人: 劉國威

技術領域

本發明涉及芯片頂層金屬防護層生成技術，具體講,涉及用于芯片頂層防護層的多路隨機哈密頓回路生成方法。

背景技術

自微探針攻擊及FIB攻擊技術被提出以來，針對二者的抗攻擊技術研究一直從未間斷過。目前，針對FIB和微探針攻擊的主流抗攻擊手段是采用頂層金屬防護層作為攻擊感知結構。頂層金屬防護層由金屬布線屏蔽層和下方的檢測傳感器構成。屏蔽層一方面可以遮蔽下方電路，使攻擊者無法觀察內部結構，也使得微探針無法接觸內部走線；另一方面可以作為感知單元，配合檢測傳感器，作為FIB攻擊的檢測結構。頂層金屬屏蔽層圖形拓撲結構種類繁多，圖形拓撲結構越復雜，攻擊者識別屏蔽層的難度越大，攻擊成本越高。而以隨機哈密頓回路作為基本結構的迷惑屏蔽層，因其圖形拓撲結構具有很高的隨機性，難于識別，成為了主流防護層拓撲結構。

目前防護層生成算法，主要針對一定區域內的單一隨機哈密頓回路進行研究。但是單一的隨機哈密頓回路仍然可以被攻擊者識別。為增加攻擊者識別難度，需要實現在同一區域內可以進行多個隨機哈密頓回路同時布線，再配以多個檢測傳感器，將大大提升頂層金屬防護層的抗攻擊能力。

發明內容

為克服現有技術的不足，本發明旨在提出一種同一區域內同時進行多個隨機哈密頓回路生成的生成算法，增加防護層區域內的布線數量，提高攻擊者識別的難度。為此，本發明采用的技術方案是，用于芯片頂層防護層的多路隨機哈密頓回路生成方法，步驟如下：

1)依據所需生成的總體區域大小，生成點陣圖，并以相鄰四個格點為一個最小單位，生成一定數目的正方形矩陣，作為單元回路矩陣，依據所需生成的隨機哈密頓回路個數，將邊界處的正方形劃分為多個區域，中間剩余正方形統一為中心區域；

2)在所有回路中隨機選擇兩個回路，若兩回路分別屬于不同的邊界區域，則重新選擇，直到兩回路屬于相同的邊界區域，或者一條屬于邊界區域，一條屬于中心區域，亦或者兩條都屬于中心區域；

3)判斷選出的兩條單元回路是否具有相鄰邊。若不存在相鄰邊，則執行步驟2；若存在相鄰邊，則將相鄰邊去除，合并為一條單元回路；若選擇的兩個回路都屬于邊界區域，則合并后的單元回路仍屬于這個邊界區域；若選擇的兩條回路都為中心區域，則合并后的單元回路仍屬于中心區域；若選擇的兩條回路一條屬于邊界區域，一條屬于中心區域，則合并后的單元回路屬于邊界區域，原屬于中心區域的回路將因合并操作而消失；

4)判斷中心區域是否還存在未被合并的單元回路，若存在，則執行步驟2；若不存在，則執行步驟5；

5)在所有回路中隨機選擇兩個回路，若兩回路分別屬于不同的邊界區域，則重新選擇，直到兩回路屬于相同的邊界區域；

6)判斷選出的兩條回路是否具有相鄰邊，若不存在相鄰邊，則執行步驟2，若存在相鄰邊，則將相鄰邊去除，合并為一條單元回路；

7)重復步驟5與步驟6，直到剩余所需數目的隨機哈密頓回路為止。

一個實例中，生成雙隨機哈密頓回路，故將邊界處正方形劃分為A、B兩個區域，中間剩余正方形劃分為區域C。

本發明的特點及有益效果是：

利用該方法可以同時生成多條隨機哈密頓回路，生成拓撲結構具有高度隨機性。同時各哈密頓回路之間完全隨機，無相關性。配合多個檢測傳感器，將大大提升頂層金屬防護層的抗攻擊能力。

附圖說明：

圖1雙回路區域劃分示意圖。

(a)點陣圖(b)區域劃分示意圖

圖2雙回路隨機選擇合并示意圖。

圖3雙回路中心區域合并示意圖。

(a)中心區域存在未合并單元回路示意圖

(b)中心區域不存在未合并單元回路示意圖

圖4完整雙回路生成結果示意圖。

圖5大格點數目雙回路生成結果示意圖。

圖6四回路區域劃分示意圖。

具體實施方式

本發明適用于芯片頂層金屬防護層生成，涉及基于高復雜隨機哈密頓回路拓撲結構的防護層生成時，同時進行同一區域內多條隨機哈密頓回路的生成方法。

本發明提出一種在同一區域同時生成多條隨機哈密頓回路的生成算法。該算法預先將邊界部分劃分為多個區域，每個區域最終將生成一條隨機哈密頓回路。將邊界區域和中心區域再進行循環隨機合并，最終生成預定數目的隨機哈密頓回路。其算法框架如下所示。為便于說明，以雙隨機哈密頓回路生成過程作為實施例，生成過程示意圖如圖1至圖4所示。

多路隨機哈密頓回路生成算法