[發(fā)明專利]一種數(shù)據(jù)信息排序方法、CPU端、FPGA端及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201710607627.7
• 申請日: 2017-07-24
• 公開（公告）號: CN107391088B
• 公開（公告）日: 2021-03-02
• 發(fā)明（設(shè)計(jì)）人: 李雪雷
• 申請（專利權(quán)）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F15/78
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

1.一種數(shù)據(jù)信息排序方法，其特征在于，包括：

CPU端執(zhí)行從快速排序算法中分離出來的主程序算法；其中，所述CPU端執(zhí)行主程序算法的過程，包括將待排序數(shù)據(jù)集傳遞到FPGA端，并向FPGA端發(fā)送排序啟動控制命令；

所述FPGA端在獲取到所述排序啟動控制命令后，執(zhí)行從所述快速排序算法中分離出來的kernel程序算法，以對所述待排序數(shù)據(jù)集進(jìn)行排序處理，得到相應(yīng)的排序結(jié)果；

其中，所述CPU端將待排序數(shù)據(jù)集傳遞到FPGA端，包括：在所述FPGA端上創(chuàng)建目標(biāo)緩存；將所述待排序數(shù)據(jù)集發(fā)送至所述目標(biāo)緩存；所述對所述待排序數(shù)據(jù)集進(jìn)行排序處理，包括：S11：對待排序數(shù)據(jù)集進(jìn)行排序處理，并將本次排序結(jié)果保存至所述FPGA端的所述目標(biāo)緩存中；S12：將步驟S11中的排序結(jié)果作為新的待排序數(shù)據(jù)集，并進(jìn)入步驟S11，直到步驟S11的執(zhí)行次數(shù)等于預(yù)設(shè)次數(shù)閾值為止；

其中，所述對待排序數(shù)據(jù)集進(jìn)行排序處理，并將本次排序結(jié)果保存至所述FPGA端的所述目標(biāo)緩存中的過程，包括：將待排序數(shù)據(jù)集中的第一個數(shù)據(jù)設(shè)為軸點(diǎn)；將待排序數(shù)據(jù)集的目標(biāo)剩余數(shù)據(jù)依次寫入所述目標(biāo)緩存，然后將所述第一個數(shù)據(jù)寫入所述目標(biāo)緩存的最后一個空缺位置，以實(shí)現(xiàn)對待排序數(shù)據(jù)集的排序處理并對排序結(jié)果進(jìn)行存儲；其中，所述目標(biāo)剩余數(shù)據(jù)為當(dāng)前待排序數(shù)據(jù)集中除所述第一個數(shù)據(jù)之外的數(shù)據(jù)；

并且，任意相鄰兩次排序處理對應(yīng)的排序結(jié)果分別保存在所述目標(biāo)緩存的第一緩存區(qū)和第二緩存區(qū)；其中所述第一緩存區(qū)和第二緩存區(qū)為所述目標(biāo)緩存上兩個大小相同的存儲區(qū)域。

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述得到相應(yīng)的排序結(jié)果之后，還包括：

所述FPGA端將所述排序結(jié)果保存至所述目標(biāo)緩存，并向所述CPU端發(fā)送排序完畢指示信號；

所述CPU端接收到所述排序完畢指示信號之后，從所述目標(biāo)緩存中讀取出所述排序結(jié)果。

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述將待排序數(shù)據(jù)集的目標(biāo)剩余數(shù)據(jù)依次寫入所述目標(biāo)緩存的過程，包括：

S21：從所述目標(biāo)剩余數(shù)據(jù)中取出一個未寫入的數(shù)據(jù)，得到當(dāng)前待寫入數(shù)據(jù)；

S22：判斷當(dāng)前待寫入數(shù)據(jù)是否大于所述第一個數(shù)據(jù)，如果是，則通過第一channel將當(dāng)前待寫入數(shù)據(jù)寫入第一片上緩存，如果否，則通過第二channel將當(dāng)前待寫入數(shù)據(jù)寫入第二片上緩存；

S23：重新進(jìn)入步驟S21，直到所述第一片上緩存和所述第二片上緩存中保存的全部數(shù)據(jù)的數(shù)據(jù)量等于第二預(yù)設(shè)數(shù)據(jù)量閾值為止；

S24：將所述第一片上緩存中保存的數(shù)據(jù)從一側(cè)依次批量寫入所述目標(biāo)緩存，將所述第二片上緩存中保存的數(shù)據(jù)值從另一側(cè)依次批量寫入所述目標(biāo)緩存。

4.一種CPU端，其特征在于，包括：

主程序執(zhí)行模塊，用于執(zhí)行從快速排序算法中分離出來的主程序算法；

所述主程序執(zhí)行模塊，包括：

數(shù)據(jù)傳遞子模塊，用于將待排序數(shù)據(jù)集傳遞到FPGA端；

命令發(fā)送子模塊，用于向所述FPGA端發(fā)送排序啟動控制命令，以控制所述FPGA端執(zhí)行從所述快速排序算法中分離出來的kernel程序算法；

其中，所述FPGA端對所述待排序數(shù)據(jù)集進(jìn)行排序處理，得到排序結(jié)果；

所述數(shù)據(jù)傳遞子模塊，包括：緩存創(chuàng)建單元，用于在所述FPGA端上創(chuàng)建目標(biāo)緩存；數(shù)據(jù)傳輸單元，用于將所述待排序數(shù)據(jù)集發(fā)送至所述目標(biāo)緩存；

所述FPGA端對所述待排序數(shù)據(jù)集進(jìn)行排序處理，包括：S11：對待排序數(shù)據(jù)集進(jìn)行排序處理，并將本次排序結(jié)果保存至所述FPGA端的所述目標(biāo)緩存中；S12：將步驟S11中的排序結(jié)果作為新的待排序數(shù)據(jù)集，并進(jìn)入步驟S11，直到步驟S11的執(zhí)行次數(shù)等于預(yù)設(shè)次數(shù)閾值為止；其中，所述對待排序數(shù)據(jù)集進(jìn)行排序處理，并將本次排序結(jié)果保存至所述FPGA端的所述目標(biāo)緩存中的過程，包括：將待排序數(shù)據(jù)集中的第一個數(shù)據(jù)設(shè)為軸點(diǎn)；將待排序數(shù)據(jù)集的目標(biāo)剩余數(shù)據(jù)依次寫入所述目標(biāo)緩存，然后將所述第一個數(shù)據(jù)寫入所述目標(biāo)緩存的最后一個空缺位置，以實(shí)現(xiàn)對待排序數(shù)據(jù)集的排序處理并對排序結(jié)果進(jìn)行存儲；其中，所述目標(biāo)剩余數(shù)據(jù)為當(dāng)前待排序數(shù)據(jù)集中除所述第一個數(shù)據(jù)之外的數(shù)據(jù)；并且，任意相鄰兩次排序處理對應(yīng)的排序結(jié)果分別保存在所述目標(biāo)緩存的第一緩存區(qū)和第二緩存區(qū)；其中所述第一緩存區(qū)和第二緩存區(qū)為所述目標(biāo)緩存上兩個大小相同的存儲區(qū)域。