[發明專利]基于延遲鎖相的時鐘占空比穩定電路

有效

• 申請號: 201710587389.8
• 申請日: 2017-07-18
• 公開（公告）號: CN107395166B
• 公開（公告）日: 2020-06-23
• 發明（設計）人: 郭亮;雷郎成;蘇晨;劉凡;曾濤;劉倫才
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: H03K5/156
• 分類號: H03K5/156;H03L7/081
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 尹麗云

本發明提供一種基于延遲鎖相的時鐘占空比穩定電路，包括：延遲單元，與時鐘信號輸入端連接，用于對時鐘輸入信號進行相位延遲；邏輯運算單元，其輸入端與延遲單元的輸出端連接，用于對相位延遲的信號進行相位檢測；電荷泵，其輸入端與邏輯運算單元的輸出端連接，用于產生與相位差關聯的電壓信號；壓控延遲線單元，用于調節相位；輸出緩沖器，其輸入端與壓控延遲線單元的輸出端連接，用于輸出時鐘信號；本發明電路結構簡單，具有結構簡單、時鐘信號抖動小、建立速度快和占空比均衡等優點，滿足高速數據轉換器等產品的需求，解決了時鐘信號質量較差的情況下對動態性能影響的問題。

技術領域

本發明涉及集成電路設計領域，尤其涉及一種基于延遲鎖相的時鐘占空比穩定電路。

背景技術

時鐘信號(Clock Signal)是時序邏輯的基礎，用于決定邏輯單元中的狀態何時更新，是有固定周期并與運行無關的信號量，隨著高速數據轉換器和納米級SOC的發展，迫切需要高頻率、低抖動的時鐘，因為時鐘作為系統的關鍵性模塊單元之一，極大的制約了整體性能的提高，為了保證系統具有充分的建立時間和保持時間，同時降低相位噪聲等因素對系統的影響，需要采用時鐘占空比穩定電路產生占空比為50％的時鐘信號。

目前，實現時鐘占空比穩定電路的傳統技術，主要包括連續時間積分技術和鎖相環技術，二者均是通過反饋回路來調節相位，實現低抖動時鐘信號。但是現有技術都存在這不足，其中基于連續時間積分技術的時鐘穩定電路所產生的時鐘信號相位精度嚴重依賴于積分器，工藝和溫度偏差會直接影響時鐘性能，而基于鎖相環技術的時鐘穩定電路通常相位噪聲較大，建立時間緩慢，因此，需要研究一種新的時鐘占空比穩定電路，來克服現有的時鐘信號抖動大、占空比不穩定以及建立時間緩慢的問題。

發明內容

鑒于以上所述現有技術的缺點，本發明提供一種基于延遲鎖相的時鐘占空比穩定電路，以解決上述技術問題。

本發明提供的基于延遲鎖相的時鐘占空比穩定電路，包括：

延遲單元，與時鐘信號輸入端連接，用于對時鐘輸入信號進行相位延遲；

邏輯運算單元，其輸入端與延遲單元的輸出端連接，用于對相位延遲的信號進行相位檢測；

電荷泵，其輸入端與邏輯運算單元的輸出端連接，用于產生與相位差關聯的電壓信號；

壓控延遲線單元，用于調節相位；

輸出緩沖器，其輸入端壓控延遲線單元的輸出端連接，用于輸出時鐘信號。

進一步，濾波電路，用于濾除所述電壓信號中的高頻信號；

偏置電路，用于為電荷泵和壓控延遲線單元提供偏置電壓。

進一步，所述延遲單元包括第一延遲單元和第二延遲單元，所述邏輯運算單元包括第一邏輯運算單元、第二邏輯運算單元和第三邏輯運算單元，所述第一邏輯運算單元和第二邏輯運算單元為與邏輯單元，第三邏輯運算單元為或邏輯單元；

所述第一延遲單元的輸入端和第二延遲單元輸入端分別與時鐘信號輸入端連接，第一延遲單元的輸出端與第一邏輯運算單元的第二輸入端連接，第二延遲單元的輸出端與第二邏輯運算單元的第二輸入端連接，所述第一邏輯運算單元的第一輸入端與第二邏輯運算單元的第一輸入端連接，第一邏輯運算單元的輸出端與壓控延遲線單元的第一輸入端連接，第二邏輯運算單元的輸出端與第三邏輯運算單元的第一輸入端連接，第三邏輯運算單元的輸出端分別與電荷泵單元的第一輸入端和輸出緩沖器的輸入端連接。

進一步，所述電荷泵單元的輸出端與濾波單元的輸入端連接，濾波單元的輸出端與壓控延遲線單元的第二輸入端連接，偏執電路的第一輸出端與壓控延遲線的第三輸入端連接，偏置電路的第二輸出端口與電荷泵單元的第二輸入端連接。

進一步，所述第一延遲單元對時鐘信號進行奇數次相位延遲，所述第二延遲單元對時鐘信號進行偶數次相位延遲,。