[發明專利]一種SRAM控制方法及控制器、控制系統

有效

• 申請號: 201710580241.1
• 申請日: 2017-07-17
• 公開（公告）號: CN109271333B
• 公開（公告）日: 2022-03-01
• 發明（設計）人: 李曉莎;向茜;王強
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 姜春咸;馮建基

本文公布了一種SRAM控制方法及控制器、控制系統，包括：根據自身SRAM的讀請求和/或寫請求，向自身SRAM讀數據和/或寫數據；將針對兄弟SRAM的讀請求通過先進的可擴展接口AXI總線輸出到相應的兄弟SRAM控制器；將來自所述自身SRAM或所述兄弟SRAM控制器的讀數據通過所述AXI總線輸出。本申請能夠實現多個DSP交叉訪問多個SRAM。

技術領域

本發明涉及通信領域，具體涉及一種SRAM控制方法及控制器、控制系統。

背景技術

在通信系統中，通常使用靜態隨機存取存儲器(SRAM，Static random accessMemory)作為指令/數據的暫存區，在針對多核片上系統(SOC， system-on-a-Chip)中，若有多個DSP需要暫存指令，就需要多個SRAM與 DSP一一對應，每個DSP端口遵循先進的可擴展接口(AXI，Advanced extensible Interface)總線協議。由于應用場景的不同，多個DSP需要的指令容量不同，當其中某個或者某些DSP處于空閑(IDLE)時，出于功耗考慮，會關掉對應的時鐘，此時對應的SRAM處于空閑狀態，使得多個DSP對應的多AXI接口訪問SRAM的利用效率低，造成了資源浪費。

發明內容

為了解決上述技術問題，本發明實施例提供了一種SRAM控制方法及控制器、控制系統，能夠實現多個DSP交叉訪問多個SRAM。

本申請提供了：

一種靜態隨機存取存儲器SRAM控制方法，包括：

根據自身SRAM的讀請求和/或寫請求，向自身SRAM讀數據和/或寫數據；

將針對兄弟SRAM的讀請求通過先進的可擴展接口AXI總線輸出到相應的兄弟SRAM控制器；

將來自所述自身SRAM或所述兄弟SRAM控制器的讀數據通過所述AXI 總線輸出。

其中，所述將來自所述自身SRAM或所述兄弟SRAM控制器的讀數據通過AXI總線輸出，包括：當AXI總線準備好且用于暫存待輸出的讀數據的先進先出存儲器FIFO為空時，所述讀數據直接輸出到AXI總線上。

其中，所述將來自所述自身SRAM或所述兄弟SRAM控制器的讀數據通過AXI總線輸出，包括：將所述讀數據存入FIFO直到AXI總線準備好再輸出到AXI總線上。

其中，所述向自身SRAM讀數據和/或寫數據、和/或將針對兄弟SRAM 的讀請求通過AXI總線輸出到相應的兄弟SRAM控制器之前，還包括：以寫請求優先級最低、讀請求輪流的策略對所述寫請求和/或讀請求進行仲裁。

其中，所述以寫請求優先級最低、讀請求輪流的策略對所述寫請求和/或讀請求進行仲裁，包括：自身SRAM的讀請求和兄弟SRAM的讀請求輪流執行，當一個讀請求的讀數據執行結束后，發生優先級輪換，所述讀請求的優先級置于次低；其中，所述讀請求的初始優先級按照端口順序預先指定。

其中，所述向自身SRAM讀數據和/或寫數據、和/或將針對兄弟SRAM 的讀請求通過AXI總線輸出到相應的兄弟SRAM控制器，包括：在讀數據有效信號指示為有效時，將所述讀數據有效信號所對應SRAM上的讀數據通過相應的AXI端口輸出。

其中，所述向自身SRAM讀數據和/或寫數據、和/或將針對兄弟SRAM 的讀請求通過AXI總線輸出到相應的兄弟SRAM控制器之前，還包括：利用 FIFO將所述讀請求和/或所述寫請求暫存。

其中，所述利用FIFO將所述讀請求和/或所述寫請求的暫存，包括：將所述讀請求和所述寫請求分開在不同的FIFO中存放。

其中，所述利用FIFO將所述讀請求和/或所述寫請求的暫存，包括：將所述讀請求或所述寫請求中的指令請求和指令內容分別存放在不同的FIFO 中。