[發明專利]半導體元件及其制造方法

有效

• 申請號: 201710569317.0
• 申請日: 2017-07-13
• 公開（公告）號: CN109256389B
• 公開（公告）日: 2021-06-11
• 發明（設計）人: 黃啟豪;楊金成
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11521
• 分類號: H01L27/11521;H01L27/11524;H01L27/11551;H01L27/11568;H01L27/1157;H01L27/11578
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

一種半導體元件及其制造方法，其中所述半導體元件包括具有凹槽的基底與刻蝕停止層。刻蝕停止層位于基底中，環繞包覆凹槽的底面及部分側壁。

技術領域

本發明涉及一種半導體元件及其制造方法。

背景技術

隨著半導體元件尺寸的逐漸縮小，已發展出將三維存儲器埋入基底的深溝道中的工藝。然而由于負載效應導致各凹槽深度的均勻度難以控制。而凹槽深度的不均勻將造成晶圓合格測試(Wafer acceptance test；WAT)失敗，并導致良率下降。

發明內容

本發明實施例提供一種半導體元件的制造方法，可以有效提高深凹槽深度的均勻度。

本發明實施例提供一種半導體元件，包括具有凹槽的基底以及刻蝕停止層。刻蝕停止層位于基底中，環繞包覆凹槽的底面及部分側壁。

在本發明的一些實施例中，上述的刻蝕停止層包括第一摻雜層，且第一摻雜層的移除速率小于基底的移除速率。

在本發明的一些實施例中，上述的刻蝕停止層為多層結構，還包括第二摻雜層，位于第一摻雜層中。其中第二摻雜層的移除速率小于所述第一摻雜層的移除速率。

在本發明的一些實施例中，上述的第二摻雜層與第一摻雜層包含相同的雜質，且第二摻雜層的雜質的濃度高于第一摻雜層的雜質的濃度。

在本發明的一些實施例中，上述的第二摻雜層與所述第一摻雜層包含不同的雜質。

在本發明的一些實施例中，上述的刻蝕停止層的雜質包括硼原子、氮原子、碳原子或其組合。

本發明提供一種半導體元件，包括具有凹槽的基底以及摻雜結構。摻雜結構位于基底中，且位于凹槽的兩側，至少覆蓋凹槽的部分側壁。

在本發明的一些實施例中，上述的摻雜結構的移除速率大于基底的移除速率。

在本發明的一些實施例中，上述的半導體元件，還包括三維存儲器，配置于凹槽中。

本發明實施例提供一種半導體元件的制造方法，包括提供基底，形成刻蝕控制層于基底中。其中刻蝕控制層與基底的移除速率不同。進行移除工藝，以形成凹槽于基底中，且凹槽的至少部分側壁被刻蝕控制層包圍。其中移除工藝以刻蝕控制層及基底中移除速率較小者為刻蝕停止層。

基于上述，本發明在形成凹槽前在基底中形成刻蝕控制層，可以控制移除工藝的移除速率，進而可以提高凹槽深度均勻度。

為讓本發明的上述特征和優點能更明顯易懂，下文特列舉實施例，并配合所附附圖作詳細說明如下。

附圖說明

圖1A至圖1F為根據本發明第一實施例的半導體元件的制造方法所繪示的流程剖面圖。

圖2A至圖2E為根據本發明第二實施例的半導體元件的制造方法所繪示的流程剖面圖。

圖3A至圖3E為根據本發明第三實施例的半導體元件的制造方法所繪示的流程剖面圖。

圖4A至圖4E為根據本發明第四實施例的半導體元件的制造方法所繪示的流程剖面圖。

圖5A至圖5E為根據本發明第五實施例的半導體元件的制造方法所繪示的流程剖面圖。

圖6A至圖6B為圖1B中刻蝕停止層的濃度變化曲線圖。

圖7為圖2A中刻蝕停止層的濃度變化曲線圖。

【附圖標記說明】

10：基底

11a：第一區

11b：第二區

12：開口