[發明專利]用于微機電系統裝置和互補金屬氧化物半導體裝置的集成

在審

• 申請號: 201710521597.8
• 申請日: 2017-06-30
• 公開（公告）號: CN107662901A
• 公開（公告）日: 2018-02-06
• 發明（設計）人: 鄭鈞文;朱家驊
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: B81B7/00
• 分類號: B81B7/00;B81B7/02
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 路勇

技術領域

本發明實施例是有關用于微機電系統(MEMS)裝置和互補金屬氧化物半導體(CMOS)裝置的集成方案。

背景技術

微機電系統(MEMS)裝置是集成機械組件和電組件以感測物理量和/或根據周圍環境移動的顯微級裝置。近年來，MEMS裝置變得日益普遍。例如，MEMS加速度計常見于氣囊充氣系統、平板計算機和智能型電話中。

發明內容

根據本發明實施例，一種集成電路(IC)包括：半導體襯底；后段工藝(BEOL)互連結構，其位于所述半導體襯底上方；壓電層，其位于所述BEOL互連結構上方且包括微機電系統(MEMS)裝置；第一電極層和第二電極層，其位于所述BEOL互連結構上方，其中所述壓電層布置于所述第一電極層與所述第二電極層之間，且其中所述第二電極層包括延伸穿過所述壓電層而到所述第一電極層的通孔；和空腔，其位于所述半導體襯底與所述壓電層之間，其中所述MEMS裝置經配置以在所述空腔內移動。

根據本發明實施例，一種用于制造集成電路(IC)的方法包括：形成覆蓋半導體襯底的后段工藝(BEOL)互連結構，其中所述BEOL互連結構包括介電堆疊；使第一蝕刻執行到所述介電堆疊中以形成橫向環繞犧牲介電區域的溝槽；形成加襯于所述溝槽中的橫向蝕刻停止層；形成覆蓋所述介電堆疊和所述橫向蝕刻停止層的壓電層；和使第二蝕刻執行到所述犧牲介電區域中以去除所述犧牲介電區域且形成空腔來代替所述犧牲介電區域。

根據本發明實施例，一種用于制造集成電路(IC)的方法包括：使頂部布線層形成于堆疊于半導體襯底上方的層間介電(ILD)層上方，其中形成透過所述ILD層中的布線電耦合到所述半導體襯底上的電子裝置的所述頂部布線層；使壓電層形成于犧牲襯底上方；使第一電極層形成于所述犧牲襯底上方；將所述犧牲襯底接合到所述半導體襯底，使得所述犧牲襯底覆于所述頂部布線層和所述壓電層上方；去除所述犧牲襯底；和形成位于所述壓電層上且包括延伸穿過所述壓電層而到所述第一電極層的通孔的第二電極層。

附圖說明

從結合附圖閱讀的以下詳細描述最佳理解本發明實施例的方面。應注意，根據行業標準做法，各種裝置未按比例繪制。實際上，為使討論清楚，可隨意增大或減小各種裝置的尺寸。

圖1展示包括與微機電系統(MEMS)裝置集成的互補金屬氧化物半導體(CMOS)裝置的IC的一些實施例的橫截面圖。

圖2A到圖2J展示圖1的IC的一些更詳細實施例的橫截面圖。

圖3到圖7、圖8A到圖8E、圖9A到圖9F和圖10到圖18展示用于制造圖2A到圖2E的IC的方法的一些實施例的一系列橫截面圖。

圖19展示圖3到圖7、圖8A到圖8E、圖9A到圖9F和圖10到圖18的方法的一些實施例的流程圖。

圖20、圖21、圖22A到圖22I、圖23A到圖23K和圖24到圖31展示用于制造圖2F到圖2H的IC的方法的一些實施例的一系列橫截面圖。

圖32展示圖20、圖21、圖22A到圖22I、圖23A到圖23K和圖24到圖31的方法的一些實施例的流程圖。

圖33到圖35、圖36A到圖36F和圖37A到圖37I展示用于制造圖2I和圖2J的IC的方法的一些實施例的一系列橫截面圖。

圖38展示圖33到圖35、圖36A到圖36F和圖37A到圖37I的方法的一些實施例的流程圖。

具體實施方式

相關申請案的參考

本申請案主張2016年7月27日申請的美國臨時申請案第62/367,326號的權利，所述案的全文以引用的方式并入本文中。

本發明實施例提供用于實施本發明實施例的不同裝置的諸多不同實施例或實例。下文將描述組件和布置的特定實例以簡化本發明實施例。當然，這些僅為實例且不希望具限制性。例如，在以下描述中，使第一裝置形成于第二裝置上方或第二裝置上可包含其中形成直接接觸的所述第一裝置和所述第二裝置的實施例，且也可包含其中額外裝置可形成于所述第一裝置與所述第二裝置之間使得所述第一裝置和所述第二裝置可不直接接觸的實施例。另外，本發明實施例可在各種實例中重復元件符號和/或字母。此重復是為了簡單和清楚且其本身不指示所討論的各種實施例和/或配置之間的關系。