[發明專利]一種基于FPGA的科氏質量流量計數字驅動系統

有效

• 申請號: 201710504811.9
• 申請日: 2017-06-28
• 公開（公告）號: CN107167196B
• 公開（公告）日: 2019-06-04
• 發明（設計）人: 徐科軍;劉文;樂靜;方正余;張建國
• 申請（專利權）人: 合肥工業大學
• 主分類號: G01F1/84
• 分類號: G01F1/84
• 代理公司: 合肥金安專利事務所(普通合伙企業) 34114
• 代理人: 劉文軍

1.一種基于FPGA的科氏質量流量計數字驅動系統，包括放大濾波電路、模數轉換器ADC1、模數轉換器ADC2、電壓基準源、電壓跟隨器、模數轉換器ADC3、DDS、MDAC、功率放大電路、FPGA最小系統、DSP最小系統、SARAM(單向訪問隨機存取存儲器)、FRAM(鐵電存儲器)、人機接口、4～20mA電流、串口通信、脈沖輸出和電源模塊，其特征在于：系統上電后，FPGA控制DDS與MDAC發出接近流量管固有頻率的驅動信號至激振器，使流量管做小幅度振動；位于流量管兩側的兩個磁電式速度傳感器輸出兩路正弦波信號，兩路信號經兩路參數相同的調理電路放大、濾波后分別被兩個相同型號的模數轉換器同時采樣并轉換為數字量，FPGA通過IO口讀取兩路采樣數值；由于FPGA具有并行執行的特性，一邊將兩路信號先存至片內RAM，待DSP需要數據時傳輸給DSP進行質量流量計算、外設控制；一邊對一路磁電式速度傳感器信號進行數字濾波，過零檢測，然后利用三點反向Lagrange插值算法得出擬合過零點、計算單周期內采樣點數得到信號頻率參數，求取濾波器造成的非線性相位和其它的線性相位得到相位參數，FPGA通過IO口控制DDS輸出驅動信號的頻率、相位信息；在控制頻率、相位的同時，利用非線性幅值控制算法得到驅動信號的幅值參數，FPGA通過IO口控制MDAC輸出驅動信號的幅值信息；DDS輸出的信號為驅動信號源，其輸出經放大濾波后送入MDAC的模擬輸入端，MDAC對其進行增益控制后，再經過功率放大，最終將驅動信號輸出到激振器上，使得流量管在固有頻率處穩幅振動。

2.如權利要求1所述的一種基于FPGA的科氏質量流量計數字驅動系統，其特征在于：FPGA需將采到的兩路數據傳輸給DSP做質量流量的計算；由于運算速度的限制，DSP可以對采樣頻率為3.75kHz的信號進行處理，而FPGA控制的兩路ADC的采樣頻率為15kHz，所以，需對傳輸給DSP的數據做抽樣處理。

3.如權利要求1所述的一種基于FPGA的科氏質量流量計數字驅動系統，其特征在于：由于FPGA的并行特性，濾波算法的執行不會打斷其它功能塊的進行，因此，每讀到一個采樣值后立刻進行濾波處理；從ADC讀取來的是一個24位有符號的二進制數，濾波器系數都是小數，在進行濾波算法前，將ADC的整數采樣值和濾波器系數都轉換為符合IEEE標準的單精度浮點數格式；接著，在單精度浮點數的基礎上，根據濾波器差分方程

y(n)＝b₁x(n-1)+b₂x(n-2)+b₃x(n-3)-a₂y(n-1)-a₃y(n-2)做相應的運算。

4.如權利要求1所述的一種基于FPGA的科氏質量流量計數字驅動系統，其特征在于：由于數據是24位的，且最高位為符號位，所以，將濾波后數據fil(n)的每一點與上一點fil(n-1)的符號位進行比較，若符號相反且當前點為正值則為正檢測過零點，相應的標志位置0；若符號相反且當前點為負值則為負檢測過零點，相應標志位置1。

5.如權利要求1所述的一種基于FPGA的科氏質量流量計數字驅動系統，其特征在于：驅動信號的頻率信息每半周期更新一次，且更新的頻率值為磁電式速度傳感器信號前一個周期內的頻率；這里采用了三點反向Lagrange插值算法來擬合過零點，將采樣信號的數值與其對應的時刻值交換過來進行插值運算，即采樣值由因變量變為自變量，時刻值由自變量轉變為因變量；計算頻率還需求出檢測過零點對之間的濾波后采樣點數；計算采樣點數用整數即可完成，插值算法則需要整數計算和浮點數計算相結合。