[發明專利]半導體結構及其形成方法

有效

• 申請號: 201710491941.3
• 申請日: 2017-06-20
• 公開（公告）號: CN109103102B
• 公開（公告）日: 2021-06-08
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(北京)有限公司;中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構及其形成方法，其中，形成方法包括：提供襯底，形成第二隔離層和第一隔離層，在所述第一隔離層的側壁形成第一側墻；在所述第一側墻外側形成源區和漏區；去除偽柵極結構，在所述介質結構內形成第一開口，在第一開口內填充柵極結構。所述形成方法防止柵極與位于第一側墻外側的源區或漏區之間短路，從而提高半導體結構的生產良率和器件可靠性。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展。晶體管作為最基本的半導體器件，目前正被廣泛應用，傳統的平面晶體管對溝道電流的控制能力變弱，產生短溝道效應而導致漏電流，最終影響半導體器件的電學性能。

為了克服晶體管的短溝道效應，抑制漏電流，現有技術提出了鰭式場效應晶體管(Fin FET)，鰭式場效應晶體管是一種常見的多柵器件，鰭式場效應晶體管的結構包括：位于半導體襯底表面的鰭部和介質層，所述介質層覆蓋部分所述鰭部的側壁，且介質層表面低于鰭部頂部；位于介質層表面，以及鰭部的頂部和側壁表面的柵極結構；位于所述柵極結構兩側的鰭部內的源區和漏區。

為了進一步縮小器件尺寸、提高器件密度，在鰭式場效應晶體管的基礎上，引入了高K金屬柵晶體管，即以高K介質材料作為柵介質層，以金屬材料作為柵極。所述高K金屬柵晶體管采用后柵(gate last)工藝形成，其中一種后柵工藝是在去除偽柵極氧化層和偽柵極層后，以此形成柵極溝槽，再于柵極溝槽的內壁表面形成高K介質材料的柵介質層。

然而，隨著半導體器件的密度提高，尺寸縮小，鰭式場效應晶體管的制造工藝難度提高，而所形成的鰭式場效應晶體管的性能變差，可靠性下降。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，能夠提高半導體結構的可靠性，改善半導體結構性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底上具有鰭部，所述襯底上具有覆蓋所述鰭部的部分側壁的初始隔離層；形成橫跨所述鰭部的偽柵極結構，所述偽柵極結構位于部分初始隔離層上且覆蓋所述鰭部的部分側壁和頂部表面；刻蝕所述偽柵極結構周圍的初始隔離層，形成第二隔離層和位于所述第二隔離層上的第一隔離層，且所述第一隔離層位于所述偽柵極結構的底部；形成覆蓋所述第一隔離層側壁的第一側墻；在所述偽柵極結構兩側的鰭部內分別形成源區和漏區；在所述第二隔離層、源區和漏區上形成介質結構，所述介質結構暴露出所述偽柵極結構的頂部表面；去除所述偽柵極結構，在所述介質結構內形成第一開口；在所述第一開口內填充柵極結構。

可選的，刻蝕所述初始隔離層之前，在所述偽柵極結構的側壁形成犧牲層。

可選的，所述犧牲層的形成步驟包括：在所述初始隔離層上形成犧牲膜，所述犧牲膜覆蓋所述偽柵極結構的側壁和頂部表面；回刻蝕所述犧牲膜，直至暴露出所述初始隔離層和所述偽柵極結構的頂部表面，形成覆蓋于所述偽柵極結構側壁的犧牲層。

可選的，所述犧牲層的材料和所述初始隔離層的材料不同。

可選的，所述犧牲層的材料包括碳氮化硅或氮氧化硅。

可選的，刻蝕所述初始隔離層之后，去除所述犧牲層。

可選的，去除所述犧牲層的工藝為濕法刻蝕工藝和干法刻蝕工藝中的一種或兩種組合。

可選的，所述第一隔離層的側壁相對于所述偽柵極結構的側壁凸出、平齊或者凹陷。

可選的，所述第一隔離層的側壁相對于所述偽柵極結構的側壁平齊。

可選的，所述第一隔離層的厚度為20埃～100埃。