[發(fā)明專利]移位寄存器單元及其驅動方法、柵極驅動電路、顯示裝置

在審

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• 申請日: 2017-06-21
• 公開（公告）號: CN107039017A
• 公開（公告）日: 2017-08-11
• 發(fā)明（設計）人: 杜瑞芳;曹子君;馬小葉;馬睿
• 申請（專利權）人: 京東方科技集團股份有限公司;合肥鑫晟光電科技有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36;G11C19/28
• 代理公司: 北京中博世達專利商標代理有限公司11274
• 代理人: 申健

技術領域

本發(fā)明涉及顯示技術領域，尤其涉及一種移位寄存器單元及其驅動方法、柵極驅動電路、顯示裝置。

背景技術

液晶顯示器(Liquid Crystal Display，簡稱LCD)具有低輻射、體積小及低耗能等優(yōu)點，被廣泛地應用在筆記本電腦、平面電視或移動電話等電子產品中。

現有技術中，通常在液晶顯示器中陣列基板的周邊設置GOA(Gate Driver on Array，陣列基板行驅動)電路，用于對柵線進行逐行掃描。具體的，在一圖像幀內，GOA電路會從上至下或從下至上對柵線進行逐行掃描。以從上直下對柵線進行掃描為例，當對最后一行柵線掃描之后，GOA電路需要從最后一行回到第一行，進入下一圖像幀的掃描步驟。為了避免對顯示造成影響，上述從最后一行回到第一行的這段時間，需要該GOA電路中任意一個移位寄存器單元均無信號輸出，這段時間為消隱時間(Blank)。

然而，在上述消隱時間內，受到GOA電路結構以及其內部晶體管自身耦合電容的影響，使得GOA電路部分節(jié)點或者晶體管存儲的電荷沒有得到充分的釋放，這樣一來，在上述消隱時間內，會對GOA電路中移位寄存器單元的輸出端造成噪聲干擾，降低GOA電路的穩(wěn)定性。

發(fā)明內容

本發(fā)明的實施例提供一種移位寄存器單元及其驅動方法、柵極驅動電路、顯示裝置，能夠降低對GOA電路中移位寄存器單元的輸出端造成噪聲干擾的幾率。

為達到上述目的，本發(fā)明的實施例采用如下技術方案：

本發(fā)明實施例的一方面，提供一種移位寄存器單元，包括上拉控制模塊、上拉模塊、下拉控制模塊、下拉模塊、復位模塊以及降噪控制模塊；所述上拉控制模塊連接信號輸入端以及上拉節(jié)點，用于在所述信號輸入端的控制下，將所述信號輸入端的電壓輸出至所述上拉節(jié)點；所述上拉模塊連接所述上拉節(jié)點、第一時鐘信號輸入端以及信號輸出端，用于將上拉節(jié)點的電位進行存儲，并在所述上拉節(jié)點的控制下將所述第一時鐘信號輸入端的電壓輸出至所述信號輸出端；所述下拉控制模塊連接第二時鐘信號輸入端、所述上拉節(jié)點、下拉節(jié)點以及第一電壓端，用于在所述第二時鐘信號輸入端的控制下，將所述第二時鐘信號輸入端的電壓輸出至所述下拉節(jié)點，或者用于在所述上拉節(jié)點的控制下，將所述下拉節(jié)點的電壓下拉至所述第一電壓端的電壓；所述下拉模塊連接所述下拉節(jié)點、所述上拉節(jié)點、所述信號輸出端以及所述第一電壓端，用于在所述下拉節(jié)點的控制下，分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓；所述復位模塊連接復位信號端、所述上拉節(jié)點、所述信號輸出端以及所述第一電壓端，用于在所述復位信號端的控制下，分別將所述上拉節(jié)點和所述信號輸出端的電壓下拉至所述第一電壓端的電壓；所述降噪控制模塊連接降噪控制信號端、所述下拉節(jié)點，用于在一圖像幀的消隱時間，在所述降噪控制信號端的控制下，將所述降噪控制信號端的電壓輸出至所述下拉節(jié)點。

優(yōu)選的，所述降噪控制模塊由第一晶體管構成；所述第一晶體管的柵極和第一極連接所述降噪控制信號端，第二極與所述下拉節(jié)點相連接。

優(yōu)選的，所述上拉控制模塊包括第二晶體管；所述第二晶體管的柵極和第一極連接所述信號輸入端，第二極與所述上拉節(jié)點相連接。

優(yōu)選的，所述上拉模塊包括驅動晶體管和存儲電容；所述驅動晶體管的柵極連接所述上拉節(jié)點，第一極連接所述第一時鐘信號輸入端，第二極與所述信號輸出端相連接；所述存儲電容的一端連接所述上拉節(jié)點，另一端與所述信號輸出端相連接。

優(yōu)選的，所述下拉控制模塊包括第三晶體管、第四晶體管、第五晶體管以及第六晶體管；所述第三晶體管的柵極和第一極連接所述第二時鐘信號輸入端，第二極與所述第四晶體管的柵極相連接；所述第四晶體管的第一極連接所述第二時鐘信號輸入端，第二極與所述下拉節(jié)點相連接；所述第五晶體管的柵極連接所述上拉節(jié)點，第一極連接所述第三晶體管的第二極，第二極與所述第一電壓端相連接；所述第六晶體管的柵極連接所述上拉節(jié)點，第一極連接所述下拉節(jié)點，第二極與所述第一電壓端相連接。

優(yōu)選的，所述下拉模塊包括第七晶體管和第八晶體管；所述第七晶體管的柵極連接所述下拉節(jié)點，第一極連接所述上拉節(jié)點，第二極與所述第一電壓端相連接；所述第八晶體管的柵極連接所述下拉節(jié)點，第一極連接所述信號輸出端，第二極與所述第一電壓端相連接。

優(yōu)選的，所述復位模塊包括第九晶體管和第十晶體管；所述第九晶體管的柵極連接所述復位信號端，第一極連接所述上拉節(jié)點，第二極與所述第一電壓端相連接；所述第十晶體管的柵極連接所述復位信號端，第一極連接所述信號輸出端，第二極與所述第一電壓端相連接。