[發(fā)明專利]存儲(chǔ)器的升壓電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710478425.7
• 申請(qǐng)日: 2017-06-21
• 公開（公告）號(hào): CN107527643B
• 公開（公告）日: 2023-07-28
• 發(fā)明（設(shè)計(jì)）人: 莫希特·查納納;安柯·戈埃爾
• 申請(qǐng)（專利權(quán)）人: ARM有限公司;安謀科技（中國(guó)）有限公司
• 主分類號(hào): G11C7/12
• 分類號(hào): G11C7/12;G11C7/18
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 吳曉兵

本文描述的多種實(shí)現(xiàn)針對(duì)一種具有與互補(bǔ)位線耦合的存儲(chǔ)單元的設(shè)備。存儲(chǔ)單元可以存儲(chǔ)與經(jīng)由所述互補(bǔ)位線接收的互補(bǔ)位線信號(hào)相關(guān)聯(lián)的至少一個(gè)數(shù)據(jù)比特值。該設(shè)備可以包括經(jīng)由互補(bǔ)位線與存儲(chǔ)單元耦合的一對(duì)寫驅(qū)動(dòng)器。該對(duì)寫驅(qū)動(dòng)器可以被布置為基于互補(bǔ)升壓信號(hào)向所述存儲(chǔ)單元提供所述互補(bǔ)位線信號(hào)。該設(shè)備可以包括與該對(duì)寫驅(qū)動(dòng)器的相應(yīng)柵極耦合的一對(duì)互補(bǔ)升壓發(fā)生器。該對(duì)互補(bǔ)升壓發(fā)生器可以被布置為基于所述至少一個(gè)數(shù)據(jù)比特值選擇性地將所述互補(bǔ)升壓信號(hào)提供給該對(duì)寫驅(qū)動(dòng)器的相應(yīng)柵極。

背景技術(shù)

本章節(jié)旨在提供與理解本文所述的各種技術(shù)相關(guān)的信息。正如章節(jié)的標(biāo)題所暗示的，這是對(duì)相關(guān)技術(shù)的討論，其絕不暗示它是現(xiàn)有技術(shù)。通常，相關(guān)技術(shù)可以被認(rèn)為是或者可以不被認(rèn)為是現(xiàn)有技術(shù)。因此，應(yīng)當(dāng)理解的是本章節(jié)中的任何陳述應(yīng)當(dāng)從這個(gè)角度來閱讀，而不作為對(duì)現(xiàn)有技術(shù)的任何承認(rèn)。

諸如例如IOT(物聯(lián)網(wǎng))之類的應(yīng)用中對(duì)低功耗的日益增長(zhǎng)的需求迫使需要以實(shí)質(zhì)上低的電壓來操作SoC(片上系統(tǒng))設(shè)備，同時(shí)確保存儲(chǔ)器(諸如例如SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器))時(shí)間正確的讀和寫操作。通常，成功寫的可能性可能隨操作電壓的降低而急劇下降。因此，在一些情況下，SoC設(shè)備操作的最小電壓可能受到存儲(chǔ)器(例如，SRAM)的外圍電壓的限制(或約束)。在一些情況下，可以保持外圍電壓顯著小于核心電壓，以影響功率節(jié)省。

盡管比特單元的固有寫能力可以由于較高的核心電壓而提高，比特單元仍可能具有實(shí)質(zhì)上的設(shè)計(jì)挑戰(zhàn)。例如，針對(duì)給定的核心電壓(Vddc)的比特單元的寫能力可以隨外圍電壓(Vddp)的減小(例如由于減小的地彈(ground?bounce))而急劇下降。在一些情況下，相對(duì)于外圍電壓的WRM(寫裕度)變化可以示出：比特單元寫能力隨外圍電壓下降而顯著劣化。在另一情況下，核心電壓(Vddc)和外圍電壓(Vddp)之間的高分壓可能導(dǎo)致位線上的反寫，這可能導(dǎo)致寫裕度惡化，從而限制(或約束)外圍(以及因此完整的SOC)可以操作的最小電壓。

圖1示出了常規(guī)存儲(chǔ)器電路100，其可以用作存儲(chǔ)器(例如，SRAM)中的典型反寫情況的示例。例如，用操作電壓(例如，0.8V)處的核心電壓Vddc和閾值操作電壓(例如，0.4V)附近的外圍電壓Vddp表示典型反寫場(chǎng)景。在該場(chǎng)景中，比特單元102可以將其預(yù)先存儲(chǔ)的數(shù)據(jù)施加于其互補(bǔ)位線(BL、NBL)上并將位線BL下拉到實(shí)質(zhì)上低的電平，這取決于比特單元中存儲(chǔ)極性內(nèi)容相對(duì)于通過寫驅(qū)動(dòng)器寫入內(nèi)容。

該場(chǎng)景可能在實(shí)質(zhì)上低的外圍電壓(例如，當(dāng)Vddc＝0.8V時(shí)Vddp＝0.4V)下產(chǎn)生典型的反寫故障。由于來自比特單元102的連擊(continuous?fight)，在施加負(fù)輔助之前，下降側(cè)上的位線NBL可能受到實(shí)質(zhì)上高的電壓(例如～110mV)的沖擊。照此，該實(shí)質(zhì)上高的電壓(例如，～110mV)可以被建模為輔助損耗。此外，如果來自比特單元102的負(fù)輔助要求在0.8V核心電壓處是例如40mV，則可能需要例如110mV+40mV＝150mV的有效穩(wěn)定輔助電壓。在一些情況下，在與M8、M6和M2(其在Vddc電平處操作)的串聯(lián)組合進(jìn)行比較時(shí)，由于寫驅(qū)動(dòng)器2(在Vddp處驅(qū)動(dòng))的較弱的PMOS?M12，位線BL的另一端處的電壓(其可以緊密保持在～0.4V(～Vddp電平)處)可以下降至約～57mV。這可能導(dǎo)致在比特單元內(nèi)部發(fā)展實(shí)質(zhì)上低的地彈，并可以將輔助要求從～150mV進(jìn)一步提高到～200mV。這種輔助電壓可能是針對(duì)寫能力的40mV的初始比特單元要求。在這種情況下，在管理在位線BL電壓的較高側(cè)上的擊穿約束的同時(shí)，200mV可能難以在0.4V外圍電壓處實(shí)現(xiàn)。相應(yīng)區(qū)域影響也將顯著地高。

因此，該常規(guī)負(fù)位線輔助方案可能不改善在Vddc相對(duì)于Vddp分壓高時(shí)通常與反寫情況相關(guān)聯(lián)的上述限制。在一些情況下，該影響在超低外圍電壓(例如低于0.4V)處可能更差。

附圖說明

本文參考附圖描述了各種技術(shù)的實(shí)現(xiàn)。然而，應(yīng)當(dāng)理解，附圖僅示出了本文所描述的各種實(shí)現(xiàn)，并且不意味著限制本文所描述的各種技術(shù)的實(shí)施例。

圖1示出了本領(lǐng)域中已知的常規(guī)存儲(chǔ)器電路。