[發明專利]MOS型功率器件及其制備方法

有效

• 申請號: 201710475081.4
• 申請日: 2017-06-21
• 公開（公告）號: CN109103253B
• 公開（公告）日: 2022-05-20
• 發明（設計）人: 朱輝;肖秀光;吳海平
• 申請（專利權）人: 比亞迪半導體股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/28;H01L21/336
• 代理公司: 深圳眾鼎專利商標代理事務所(普通合伙) 44325
• 代理人: 姚章國

本發明提供了MOS型功率器件及其制備方法，該MOS型功率器件包括：襯底；位于襯底中、且靠近襯底的上表面設置的阱區；位于阱區中，且靠近襯底的上表面設置的源區；位于襯底上表面的柵極氧化層；位于柵極氧化層上表面的柵極；位于柵極上表面的柵極保護層；位于柵極保護層的上表面，且貫穿柵極保護層、柵極、柵極氧化層和源區與阱區相連的接觸電極；位于柵極保護層、柵極、柵極氧化層和接觸電極之間的側墻，其中，側墻與柵極保護層的刻蝕選擇比不低于8：1。該器件可以有效保護柵極保護層不受損傷，防止過刻產生GS短路，可以實現較小的晶胞尺寸，使得器件具有更高的集成度，同時增加了GS寄生電容，減小了米勒平臺的寬度以及器件開關損耗。

技術領域

本發明涉及半導體技術領域，具體的，涉及MOS型功率器件及其制備方法。

背景技術

現有制備MOS型功率器件(結構示意圖參照圖1)的過程中形成spacer(側墻)過程是通過對氧化層進行干法刻蝕，該步驟中無法通過量測監控，spacer刻蝕的形貌、刻蝕中過刻量僅能通過切片測量才能得到。另外，spacer刻蝕不能通過抓終點的方法控制氧化層刻蝕的形貌和過刻量，此步只能通過控制刻蝕時間的方法作業。而刻蝕機臺的刻蝕速率會受檢修等因素影響，因此此步刻蝕的量將會有個不小的波動。器件特性為了不受spacer刻蝕影響，需要一層較厚的柵極保護層208(大于1微米)保護柵極，這將使得金屬接觸孔有個較大的深寬比，而接觸電極填充必須在一個較小的深寬比下(小于1)才不會出現填充空洞等問題，這將抑制元胞面積縮小，難以達到高度集成。此外，spacer刻蝕的穩定性較差，柵極上柵極保護層的厚度一致性不行，器件的寄生電容等寄生參數將會有批次性較大差異，影響器件動態開關穩定性。

因而，現有MOS型功率器件相關技術仍有待改進。

發明內容

本發明旨在至少在一定程度上解決相關技術中的技術問題之一。為此，本發明的一個目的在于提出一種柵極保護層厚度較薄、刻蝕后的厚度穩定性較高、柵極保護效果較佳、對刻蝕條件要求較低、能夠實現較小的晶胞尺寸或者不易產生GS短路的MOS型功率器件。

在本發明的一個方面，本發明提供了一種MOS型功率器件。根據本發明的實施例，該MOS型功率器件包括：襯底；阱區，所述阱區位于所述襯底中，且靠近所述襯底的上表面設置；源區，所述源區位于所述阱區中，且靠近所述襯底的上表面設置；柵極氧化層，所述柵極氧化層位于所述襯底的上表面；柵極，所述柵極位于所述柵極氧化層的上表面；柵極保護層，所述柵極保護層位于所述柵極的上表面；接觸電極，所述接觸電極位于所述柵極保護層的上表面，且貫穿所述柵極保護層、所述柵極、所述柵極氧化層和所述源區與所述阱區相連；側墻，所述側墻位于所述柵極保護層、所述柵極、所述柵極氧化層和所述接觸電極之間，其中，所述側墻與所述柵極保護層的刻蝕選擇比不低于8：1。發明人發現，選擇側墻與柵極保護層的刻蝕選擇比不低于8：1，可以在刻蝕過程中有效保護柵極保護層不受損傷，防止過刻產生GS短路，僅需較薄的柵極保護層即可，而且可以提高單片晶圓內有效芯片數量，降低單顆芯片的成本，可以實現較小的晶胞尺寸，使得器件具有更高的集成度，同時增加了GS寄生電容，減小了米勒平臺的寬度以及器件開關損耗。

在本發明的另一方面，本發明提供了一種制備前面所述的MOS型功率器件的方法。根據本發明的實施例，該方法包括：在襯底上表面依次形成柵極氧化層、柵極和柵極保護層；對所述柵極和柵極保護層進行刻蝕，形成貫穿所述柵極和柵極保護層的自對準孔；通過所述自對準孔對所述襯底依次進行離子注入和高溫退火，形成位于襯底內的阱區和位于所述阱區內的源區；在所述自對準孔的周壁上形成側墻；通過所述自對準孔對所述柵極氧化層和所述源區進行刻蝕，形成貫穿所述柵極氧化層和所述源區的接觸孔；在所述柵極保護層和所述接觸孔的外表面形成接觸電極。發明人發現，通過該方法可以快速有效的制備前面所述的MOS型功率器件，且操作步驟簡單，易于實現工業化生產，特別是在形成側墻的過程中不會對柵極保護層造成過多損傷，其厚度穩定性較好，可以有效防止過刻產生GS短路，且僅需沉積較薄的柵極保護層即可發揮理想的保護效果，另外，獲得的MOS型功率器件可以達到更小的晶胞尺寸，GS寄生電容較大，米勒平臺的寬度以及器件開關損耗明顯減小。