[發明專利]標準胞元布局及設置多個標準胞元的方法

在審

• 申請號: 201710432062.3
• 申請日: 2017-06-09
• 公開（公告）號: CN107492548A
• 公開（公告）日: 2017-12-19
• 發明（設計）人: 烏里奇·亨斯;麥克·利爾;納特·珍;雷納·曼恩
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/092;H01L21/8238
• 代理公司: 北京戈程知識產權代理有限公司11314
• 代理人: 程偉,王錦陽

技術領域

本發明關于標準胞元(cell)布局，以及關于設置多個標準胞元的方法，并且更尤指設計具有跨多個標準胞元連續延展的連續主動區、及通過中間擴散間斷(intermediate diffusion break)分開的至少兩個主動區的標準胞元布局。

背景技術

半導體集成電路(IC)中現有的標準胞元庫主要含有以金屬氧化物半導體(MOS)環境為基礎的邏輯胞元布局，尤其是以互補式金屬氧化物半導體(CMOS)環境為基礎。大體上，標準胞元庫代表標準胞元的集合，其中標準胞元是典型藉助計算機輔助設計(CAD)應用程序來設計的晶體管、或非特定邏輯柵集合的預先設計的布局。標準胞元通常是通過置放與繞線工具按照特定方式來互連或配線，以在特定應用IC(application specific IC；ASIC)中進行特定類型的邏輯操作。

現有的ASIC布局典型為通過配置成數條相鄰列(row)的邏輯胞元的陣列(array)來界定。諸如PMOS與NMOS晶體管裝置等邏輯胞元的組件通過貫孔與金屬層來配線，以便形成進行諸如INVERTER、AND、OR、NAND、NOR、XOR、XNOR、及類似者等布爾(Boolean)與邏輯功能的單純邏輯(NMOS與PMOS)柵。在互連布局的設計中，必須觀察集成電路設計規則，舉例如晶體管寬度的最小寬度、金屬跡線的最小寬度、及類似者。

在用于設計集成電路的設計程序中，標準胞元庫的標準胞元擷取自標準胞元庫，并且置放到所欲位置內，后面跟著繞線步驟，用以將所置放的標準胞元彼此連接，并且與半導體芯片上的其它電路連接。將標準胞元置放到半導體芯片上的所欲位置內時，要遵循預定義的設計規則，亦即，界定主動區與胞元邊界相隔間距的規則，使得標準胞元一經置放成毗連配置，鄰接胞元的主動區便受適當置放，不會招致面積損失。本文中，介于諸鄰接標準胞元的諸主動區之間的保留空間、及介于該等主動區與胞元邊界之間的保留空間導致標準胞元的面積顯著增加。倘若主動區與胞元邊界隔開，該等主動區將不會在彼此毗連置放標準胞元時結合，導致具有不同結晶結構或熱膨脹系數的不同材料的接口(interface)附近的材料中出現應力相關問題。舉例而言，在胞元內，與連至周圍絕緣材料的接口接近的主動區的材料(諸如淺溝槽隔離(shallow trench isolation；STI)區)中出現的應力，應變可能在該胞元內生成，該應變影響標準胞元內的NMOS與PMOS裝置的效能，對其輸出效能造成不理想的變異。現有的標準胞元可包括非主動區，例如STI區，其圍繞標準胞元內的主動區。若標準胞元具有超過兩階段，則非主動區通常作用為將諸主動區彼此隔離，并且在區塊層級于諸標準胞元之間形成胞元邊界。主動區大體上代表上待形成半導體裝置的半導體襯底材料的離散島，這些離散島是在半導體襯底中通過STI區所界定。

希望提供一種標準胞元布局、及一種設置多個標準胞元的方法，使得晶體管效能在接近擴散邊緣處(即介于主動區與非主動區之間的接口)的衰減得以降低(若不得避免的話)。

發明內容

以下介紹本發明的簡化概要，以便對本發明的一些態樣有基本的了解。本概要并非本發明的詳盡概述。用意不在于指認本發明的重要或關鍵要素，或敘述本發明的范疇。目的僅在于以簡化形式介紹一些概念，作為下文更詳細說明的引言。

在本發明的第一態樣中，提供一種標準胞元布局。根據本文中的一些說明性具體實施例，該標準胞元布局包括多個標準胞元，該多個標準胞元的各標準胞元與該多個標準胞元的至少一個其它標準胞元毗連；跨該多個標準胞元連續延展的連續主動區；通過中間擴散間斷來分開的至少兩個主動區，其中各標準胞元包含至少一個PMOS裝置及至少一個NMOS裝置，該至少一個PMOS裝置設于該連續主動區中及上面，并且該至少一個NMOS裝置設于該至少兩個主動區中及上面。

在本發明的第二態樣中，提供一種設置多個標準胞元的方法。根據本文中的一些說明性具體實施例，該設置多個標準胞元的方法包括在毗連配置中置放至少兩個標準胞元，該至少兩個標準胞元各具有至少兩個主動區，其中該至少兩個標準胞元的各標準胞元具有至少一個PMOS裝置及至少一個NMOS裝置，其中，該至少兩個標準胞元一經置放成毗連配置，便形成跨該至少兩個標準胞元連續延展的連續主動區，其中該至少兩個毗連標準胞元包含通過中間擴散間斷來分開的至少兩個主動區，以及其中該至少一個PMOS裝置設于該連續主動區中及上面，并且該至少一個NMOS裝置設于該至少兩個主動區中及上面。

附圖說明