[發明專利]一種提高雪崩耐量的屏蔽柵VDMOS器件

有效

• 申請號: 201710425810.5
• 申請日: 2017-06-08
• 公開（公告）號: CN107170801B
• 公開（公告）日: 2019-08-02
• 發明（設計）人: 任敏;羅蕾;林育賜;李佳駒;謝馳;李澤宏;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 孫一峰

本發明涉及功率半導體器件技術領域，具體涉及到一種屏蔽柵VDMOS器件。本發明提供一種提高雪崩耐量的屏蔽柵VDMOS器件，在現有屏蔽柵VDMOS器件中，通過改變屏蔽柵VDMOS器件槽柵旁第一導電類型半導體摻雜漂移區的摻雜濃度來限定雪崩擊穿點的位置，具體的為降低第二導電類型半導體體區下第一導電類型半導體摻雜漂移區的摻雜濃度，使槽柵頂部(第二導電類型半導體體區附近)的電場降低，并且降低槽柵底部第一導電類型半導體摻雜漂移區的摻雜濃度，使槽柵底部的電場提高。最終使器件的雪崩擊穿發生在槽底，從而提高屏蔽柵VDMOS器件在非箝位電感負載應用中的可靠性(即抗UIS失效能力)。

技術領域

本發明屬于功率半導體技術領域，涉及一種屏蔽柵VDMOS器件。

背景技術

為了提高DMOS的性能，國內外提出了浮島單極器件和屏蔽柵(Split-gate)等新型結構。浮島單極器件通過在N-外延層中增加P型分壓島，從而漂移區的最大電場被分成兩部分，在同樣的外延層摻雜濃度下，擊穿電壓可以有所上升。而屏蔽柵VDMOS可利用其第一層多晶層(Shield)作為“體內場板”來降低漂移區的電場，所以屏蔽柵VDMOS通常具有更低的導通電阻和更高的擊穿電壓。

非箝位感性負載下的開關過程(Unclamped Inductive Switching，UIS)通常被認為是功率DMOS在系統應用中所能遭遇的最極端電應力情況。因為在回路導通時存儲在電感中的能量必須在關斷瞬間全部由功率器件釋放，同時施加于功率器件的高電壓和大電流極易造成器件失效。特別是在高頻開關和汽車電子等特殊工作環境下，UIS過程中由于雪崩耐量低導致的器件失效已成為功率DMOS最主要的安全殺手，這種失效帶來的損傷通常也是不可修復的。因此，雪崩耐量是衡量功率DMOS抗UIS能力的重要參數。

提高屏蔽柵器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一樣，通過減小寄生BJT管的基區電阻來抑制其開啟。同樣，這樣的解決辦法依然無法完全杜絕寄生BJT管的開啟，也就無法完全避免由于雪崩擊穿所帶來的器件失效問題；另外，也不能通過高能量的硼注入或深擴散減小功率DMOS的N+源區下的P-body區電阻的方式來無限降低寄生BJT基區電阻，因為這樣會加大DMOS器件的閾值電壓(溝道開啟電壓)。

發明內容

針對上述問題，本發明提供一種提高雪崩耐量的屏蔽柵VDMOS器件，在現有屏蔽柵VDMOS器件中，通過改變屏蔽柵VDMOS器件槽柵旁第一導電類型半導體摻雜漂移區的摻雜濃度來限定雪崩擊穿點的位置，具體的為降低第二導電類型半導體體區下第一導電類型半導體摻雜漂移區的摻雜濃度，使槽柵頂部(第二導電類型半導體體區附近)的電場降低，并且降低槽柵底部附近第一導電類型半導體摻雜漂移區的摻雜濃度，使槽柵底部的電場提高。最終使器件的雪崩擊穿發生在槽底，從而提高屏蔽柵VDMOS器件在非箝位電感負載應用中的可靠性(即抗UIS失效能力)。

本發明技術方案如下：