[發明專利]將取樣內插用于可調均衡器調適的系統、方法及軟件程序

有效

• 申請號: 201710379087.1
• 申請日: 2017-05-25
• 公開（公告）號: CN107453773B
• 公開（公告）日: 2019-10-08
• 發明（設計）人: T·J·伯克馬;M·B·貝歇爾
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H04B1/12
• 分類號: H04B1/12;H04B1/16
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及將取樣內插用于可調均衡器調適的系統、方法及軟件程序，其各項具體實施例解決產生可用于驅動ZFE調適(例如搭配數字接收器)的中間時間信息的問題。再者，本發明的各項具體實施例通過就ZFE收斂(或鎖定)準則啟用使用者指定的峰化過度及/或峰化不足(即可組配均衡器調協)來提升靈活性。

技術領域

在以給定鮑率(每符號傳輸間隔取樣一次)取樣數據的現有數字接收器中，沒有可根據最佳零力邊緣(「ZFE」)收斂(或鎖定)準則用于調適模擬連續時間均衡器(「CTE」)及/或前授均衡器(「FFE」)的中間時間信息。

本發明的各項具體實施例解決產生可用于驅動ZFE調適的中間時間信息的問題。再者，本發明的各項具體實施例通過就ZFE收斂(或鎖定)準則啟用使用者指定的峰化過度及/或峰化不足(即可組配均衡器調協)來提升靈活性。

背景技術

T.Toifl等人(“Low Complexity Adaptive Equalization for High-SpeedChip-to-Chip Communication Paths by Zero-Forcing of Jitter Components”,IEEETrans.Commun.vol.54,no.9,Sept2006pp.1554-57)說明通過調適前授均衡器零施力抖動組件的概念。

亦已應用此概念來調適模擬輸入/輸出(「I/O」)核心設計中的接收器峰化放大器(其將類似功能實現為FFE后標(postcursor))、及(多個)FFE前標(precursor)/(多個)后標兩者。這些模擬設計中可有專用的「邊緣路徑」取樣器，其取樣「抖動組件」或邊緣符號間干擾(「ISI」)。數字I/O核心(其僅在數據取樣點才取樣)中遺漏此邊緣ISI樣本。

發明內容

如上所述，數字I/O核心中遺漏邊緣ISI樣本。本發明的各項具體實施例通過在鮑率取樣數字接收器的背景中產生可用于驅動調適(例如連續時間均衡器調適及/或前授均衡器調適)的中間時間信息來克服此問題。

在一項具體實施例中，提供一種系統，其包含：模擬連續時間均衡器，該模擬連續時間均衡器乃組配成用來獲得形式為模擬信號的數據；與該模擬連續時間均衡器操作性連通的模擬數字轉換器，該模擬數字轉換器乃組配成用來自該模擬連續時間均衡器接收輸出；與該模擬數字轉換器操作性連通的前授均衡器，該前授均衡器乃組配成用來自該模擬數字轉換器接收輸出；與該前授均衡器操作性連通的第一緩沖器，該第一緩沖器乃組配成用來擷取該前授均衡器的輸出；與該第一緩沖器操作性連通的內插器，該內插器乃組配成用來自該第一緩沖器接收輸出；第二緩沖器，該第二緩沖器乃組配成用來擷取下列其中一者：(a)經由與該前授均衡器操作性連通的該前授均衡器的該輸出；及(b)基于該前授均衡器的該輸出的數據；與該內插器、該第二緩沖器及該模擬連續時間均衡器操作性連通的零力邊緣計算器，該零力邊緣計算器乃組配成用來接收來自該內插器的輸出、及來自該第二緩沖器的輸出，該零力邊緣計算器乃進一步組配成用來將連續時間均衡器調適數據回授至該模擬連續時間均衡器；其中通過該零力邊緣計算器回授至該模擬連續時間均衡器的該連續時間均衡器調適數據乃至少部分基于來自該內插器及該第二緩沖器的該輸出。

在另一具體實施例中，提供一種方法，其包含：接收形式為模擬信號的數據；將該所接收數據套用至模擬連續時間均衡器程序；將該模擬連續時間均衡器程序的輸出套用至模擬數字轉換器程序；將該模擬數字轉換器程序的輸出套用至前授均衡器程序；在第一緩沖器程序中擷取該前授均衡器程序的輸出；將該第一緩沖器程序的輸出套用至內插程序；在第二緩沖器程序中擷取下列其中一者：(a)該前授程序的輸出；及(b)以該前授程序的該輸出為基礎的另一程序的輸出；將該內插程序的輸出套用至零力邊緣程序；將該第二緩沖器程序的輸出套用至該零力邊緣程序；以及將該零力邊緣程序的至少部分輸出回授至該模擬連續時間均衡器程序。