[發明專利]襯底晶片上芯片結構的形成方法

在審

• 申請號: 201710377159.9
• 申請日: 2017-05-25
• 公開（公告）號: CN108269767A
• 公開（公告）日: 2018-07-10
• 發明（設計）人: 陳偉銘;吳集錫;丁國強;侯上勇;俞篤豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L21/56;H01L25/07
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

提供一種襯底晶片上芯片結構的形成方法。所述方法包括將第一管芯及第二管芯貼合至介插器。所述方法還包括將第一襯底貼合至所述第一管芯的第一表面及所述第二管芯的第一表面。所述第一襯底包含硅。所述第一管芯的所述第一表面與所述第一管芯的貼合至所述介插器的表面相對，且所述第二管芯的所述第一表面與所述第二管芯的貼合至所述介插器的表面相對。所述方法包括將所述介插器結合至第二襯底。

技術領域

本發明實施例涉及一種襯底晶片上芯片結構及其形成方法。

背景技術

由于各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的此種提高來自于最小特征大小(minimum feature size)的重復減小(例如，使半導體工藝節點朝亞20納米節點(sub-20nm node)縮減)，此使得更多組件能夠集成到給定區域中。近來，隨著對微型化、較高速度、及較大頻寬、以及較低功耗及延時的需求的增長，需要更小且更具創造性的半導體管芯封裝技術。

隨著半導體技術的進一步發展，已出現作為用以進一步減小半導體裝置的實體大小的有效替代方式的堆疊半導體裝置(例如，三維集成電路(three dimensionalintegrated circuit，3DIC))。在堆疊半導體裝置中，例如邏輯電路、存儲器電路、處理器電路等有源電路被制作于不同的半導體晶片上。兩個或更多個半導體晶片可在彼此頂上進行安裝或堆疊，以進一步減小半導體裝置的形狀因數(form factor)。

發明內容

本發明實施例的一種襯底晶片上芯片結構的形成方法，包括：將第一管芯及第二管芯貼合至介插器；將第一襯底貼合至所述第一管芯的第一表面及所述第二管芯的第一表面，所述第一襯底包含硅，所述第一管芯的所述第一表面與所述第一管芯的貼合至所述介插器的表面相對，且所述第二管芯的所述第一表面與所述第二管芯的貼合至所述介插器的表面相對；以及將所述介插器結合至第二襯底。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1至圖5A、及圖5B至圖15是形成根據某些實施例的半導體封裝的過程中的各中間階段的剖視圖；以及

圖16A及圖16B是根據某些實施例的半導體封裝結構的剖視圖。

具體實施方式

以下公開內容提供用于實作本發明的不同特征的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成為直接接觸的實施例，且也可包括其中第一特征與第二特征之間可形成有附加特征、進而使得所述第一特征與所述第二特征可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重復使用參考編號及/或字母。這種重復使用是出于簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關系。

此外，為易于說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特征與另一(其他)元件或特征的關系。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處于其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。