[發明專利]一種寬帶掃頻源設計電路及設計方法

有效

• 申請號: 201710371340.9
• 申請日: 2017-05-24
• 公開（公告）號: CN107231151B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 王李飛;張寧
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 青島智地領創專利代理有限公司 37252
• 代理人: 種艷麗

1.一種寬帶掃頻源設計電路，其特征在于：包括主控制器、邏輯運算單元、地址譯碼數據緩存單元、RAM存儲單元、邏輯運算單元、送數單元、中斷處理單元、集成鎖相電路、分段濾波電路、功率放大電路以及穩幅電路；主控制器、邏輯運算單元、RAM存儲單元、邏輯運算單元、送數單元、集成鎖相電路、分段濾波電路、功率放大電路以及穩幅電路依次通過線路連接，地址譯碼數據緩存單元分別與主控制器、RAM存儲單元通過線路連接，中斷處理單元分別與RAM存儲單元、邏輯運算單元通過線路連接；

主控制器，被配置為用于對整個掃頻源進行邏輯時序控制；

邏輯運算單元，被配置為用于完成輸出頻點對應的分頻比N.F邏輯運算；

地址譯碼數據緩存單元，被配置為用于完成RAM存儲單元的地址存儲；

RAM存儲單元，被配置為用于存儲掃頻源輸出頻點對應的分頻比N.F；

邏輯控制單元，被配置為用于完成RAM數據調用，以及RAM地址的累積計算；

送數單元，被配置為用于將邏輯控制單元傳來的并行數據轉換成串行數據進行發送；

中斷處理單元，被配置為用于將主控制器的計數脈沖進行累加然后按照上位機命令產生中斷信號控制邏輯控制單元；

集成鎖相電路，被配置為用于進行掃頻源的頻率合成輸出；

分段濾波電路，被配置為用于對輸出的頻率信號進行分段濾波；

功率放大電路，被配置為用于對輸出頻率進行功率放大；

穩幅電路，被配置為用于對輸出頻率的功率進行穩幅，保障輸出功率的頻率穩定度。

2.一種寬帶掃頻源設計方法，其特征在于：采用如權利要求1所述的一種寬帶掃頻源設計電路，包括如下步驟：

步驟1：在每次的掃描階段，主控制器依次向邏輯運算單元發送起始頻率、步進頻率和步進個數參數，向地址譯碼數據緩存單元發送RAM存儲單元的首地址數據；

步驟2：邏輯運算單元通過起始頻率、步進頻率和步進個數，按集成鎖相電路自身的控制方式，在保證鑒相頻率固定的前提下，對每個頻點相應的N.F進行自計算，主控制器向地址譯碼數據緩存單元中輸入RAM單元的首地址，在邏輯控制單元中通過累加器完成RAM地址的累加計算，累加完成的RAM地址與邏輯運算單元中得到的N.F數據一一對應進行RAM數據存儲，這樣在主控制器的邏輯控制下，完成整個掃頻過程中RAM存儲單元內部分頻比N.F的數據裝載；

步驟3：數據裝載完成后，主控制器開始向中斷處理單元和邏輯運算單元發送同步觸發脈沖，在中斷處理單元中通過對脈沖累加計數完成RAM存儲單元中讀地址的累加，通過邏輯運算單元中累加器和數據調用單元完成RAM存儲單元中數據的調用及頻率步進個數的累加，其中完成一次數據調用，需要配合送數單元中SPI數據轉換將N.F控制字送入集成鎖相電路中；

步驟4：送數單元將數據送入集成鎖相電路后，依次經過后端的分段濾波電路、功率放大電路和穩幅電路，最終完成一次頻點的切換；

步驟5：在同步觸發脈沖的控制下，重復步驟3-步驟4，通過累加時鐘完成步進個數累加，當達到步進個數后，在下一個同步觸發脈沖下產生中斷信號，將RAM存儲單元的讀地址自動回到RAM存儲單元的首地址，開始重復掃描過程；

步驟6：主控制器通過重新對邏輯運算單元進行起始頻率、步進頻率和步進個數的設置，完成掃頻狀態的切換。

3.根據權利要求2所述的寬帶掃頻源設計方法，其特征在于：所述N.F主要由整數分頻比N_INT和小數分頻比N_FRAC兩部分構成。