[發明專利]DDR存儲系統訪存延時的解析建模方法

在審

• 申請號: 201710366884.6
• 申請日: 2017-05-23
• 公開（公告）號: CN107301270A
• 公開（公告）日: 2017-10-27
• 發明（設計）人: 王學香;鄭曉萌;吳建輝
• 申請（專利權）人: 東南大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州創元專利商標事務所有限公司32103
• 代理人: 范晴,丁浩秋

技術領域

本發明屬于嵌入式處理器系統級設計技術領域，具體地涉及一種DDR存儲系統訪存延時的解析建模方法，應用于嵌入式處理器系統級設計。

背景技術

隨著處理器技術的大規模進步，在一個單位面積內的晶體管數目成倍增加。處理器吞吐量、內存存儲量和內存吞吐量都以指數倍數增長。這樣一來，存儲系統成為了一個不斷收緊的限制瓶頸。因此，設計一個高效的存儲系統結構成為了一個很大的挑戰。存儲系統設計問題復雜，需要考慮大量不同維度的設計參數，以做出最后的設計決策。當前，主流的存儲技術是DRAM，這是存儲系統設計的基礎；存儲器的組織結構也存在大量的可選方案，對于DRAM來說，訪存通道的組織結構以及行緩沖的大小都直接影響著延時和帶寬等指標；最后，優化存儲系統機制策略對改進系統的性能也有著重要的影響，基于DRAM的研究成果包括提升行緩沖命中率，挖掘訪存操作的Bank并行度等。在設計過程中，快速且精確的性能評估方法對性能優化起著至關重要的作用。

面臨復雜的存儲系統設計時，已有的寄存器級設計方法雖然是較為精確的仿真方法，但是其建模過程復雜，仿真速度慢，已經無法滿足需求。提高系統設計的抽象層次，系統級設計成為解決問題的必要方案。系統級設計主要通過高層抽象級性能評估來探索設計空間，通過對系統的關鍵指標進行重點分析，可以確定系統的關鍵設計參數；在較高抽象層次對系統設計的關鍵問題進行研究，建模和分析的代價較低，能夠減少低層設計的錯誤，避免了設計過程的反復過程，縮短了系統設計時間，降低了開發成本。

當前，高層抽象級性能評估的建模類型主要分為三種：

1.信號級仿真模型：對應RTL模型和周期精確TLM模型，如SoC Designer等。此模型仿真準確性較高，但建模周期長，仿真速度緩慢。

2.結構級仿真模型：對應SimpleScalar、Gem5等周期近似的TLM模型，其抽象層次提升，縮短建模仿真周期，但仿真精確度相對降低。

3.解析模型：能夠提供個體微觀參數如何影響系統性能的明確數學關系，深入的揭示存儲子系統架構特性和應用程序特性的相互作用關系以及它們對性能的影響；在忽略硬件實現細節的情況下，量化分析影響性能的因素，可以用來在短時間內縮減原先巨大的設計空間。解析模型具有靈活性高、仿真速度快的特點，雖然精確度降低，但可以把性能模型的建立簡單化，實現準確的抽象模型。

發明內容

為了解決上述技術問題，本發明目的是：提供了一種DDR存儲系統訪存延時的解析建模方法，分析訪存請求服務流程，引入排隊論和訪存請求的訪存模態評估訪存延時性能，在確保模型精確性的基礎上減少評估時間。

本發明的技術方案是：

一種DDR存儲系統訪存延時的解析建模方法，包括以下步驟：

S01：分析DDR存儲系統訪存服務流程，將訪存延時分為DDR存儲控制器延時和存儲器延時；

S02：對DDR存儲控制器延時進行解析建模，將存儲系統抽象為M/D/1排隊模型，基于排隊模型對訪存請求的排隊延時進行建模，將訪存請求的排隊延時近似為DDR存儲控制器延時；

S03：根據訪存請求的訪存模態，對訪存請求的存儲器服務時間進行分類，根據行緩沖是否命中的訪存模態和DDR時序約束，對DDR存儲器延時進行解析建模；

S04：將DDR存儲控制器延時模型和DDR存儲器延時模型疊加，得到訪存延時的解析模型。

優選的，所述排隊模型的建模方法為，將通道左邊的部分建模為排隊模型中的等待隊列，將通道右邊的部分建模為排隊模型中的服務臺。

優選的，所述基于排隊模型對訪存請求的排隊延時進行建模中，在無優先級的狀態下，一個新到達的訪存請求必須等待先于其到達的其他訪存請求服務完畢之后才能完成排隊，則總等待時間的期望值即系統的平均排隊延時為：

式中μ即隊列平均服務時間，等同于存儲器平均忙碌時間，λ為訪存請求平均到達率，即訪存請求平均到達間隔，定義為排隊系統的服務率。

優選的，所述存儲器服務時間為一次訪存請求對應的訪存命令將占據DDR命令總線的時間。

優選的，所述存儲器服務時間的分類包括，兩次訪存請求都為行緩沖命中，存儲器服務時間為t_CCD；

第一次訪存請求為行緩沖命中，第二次訪存請求為行緩沖未命中，當第二次訪存請求與第一次訪存請求訪問同一Bank時，存儲器服務時間為t_RTP，當第二次訪存請求與第一次訪存請求訪問不同Bank時，存儲器服務時間為t_CK；