[發明專利]內存參數調節方法、裝置及設備

有效

• 申請號: 201710318597.8
• 申請日: 2017-05-08
• 公開（公告）號: CN108874686B
• 公開（公告）日: 2021-08-03
• 發明（設計）人: 劉志嘉;黃帥
• 申請（專利權）人: 龍芯中科技術股份有限公司
• 主分類號: G06F12/06
• 分類號: G06F12/06
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 宋揚;劉芳

本發明實施例提供一種內存參數調節方法、裝置及設備，該方法包括：逐步減小內存芯片的初始讀時延，直至接收到內存芯片根據減小后的初始讀時延發送的DQS信號與時鐘信號的上升沿對齊時，得到第一讀時延；逐步減小內存芯片的初始寫時延，直至內存芯片接收內存控制器根據減小后的初始寫時延發送的DQS信號與時鐘信號的上升沿對齊時，得到第一寫時延；若接收到內存芯片根據第一讀時延發送的DQS信號的起始位置不正確，將第一讀時延減小預設時鐘周期，直至起始位置正確；若根據調節后的第一讀時延和第一寫時延檢測得到的內存芯片的讀寫測試結果不正確，則將第一寫時延減小預設時鐘周期，直至讀寫測試結果正確。用于提高確定得到的內存參數的準確性。

技術領域

本發明實施例涉及計算機技術領域，尤其涉及一種內存參數調節方法、裝置及設備。

背景技術

隨著內存技術的不斷發展，內存儲器DDR3得到了廣泛的應用，DDR3中可以包括多個內存模組，每一個內存模組中包括多個內存芯片，內存控制器可以對內存模組中的每一個內存芯片進行控制。

在實際應用過程中，在進行數據存儲時，一個數據被劃分成多位，將數據的不同位存儲在內存模組的不同內存芯片中，因此，在內存控制器對內存芯片進行讀寫操作時，內存控制器需要同時對每一個內存芯片進行讀寫操作。為了簡化布線，內存控制器可以以fly-by的布線方式與內存模組中各個內存芯片進行連接，在fly-by的布線方式中，內存控制器與總線的一端連接，總線的另一端依次經過每個內存芯片，使得每個內存芯片串聯，這樣，導致內存控制器與每一個內存芯片之間的布線長度不同，使得內存控制器在內存芯片進行讀寫操作時，讀寫信號無法同時到達每一個內存芯片，為了使得信號可以同時到達每一個內存芯片，需要為每一個內存芯片配置不同的內存參數(讀時延和寫時延)。

在現有技術中，通常根據如下實現方式確定內存參數的讀時延和寫時延：對于讀時延，通常設置一個初始讀時延，并調整該初始讀時延，直至初始讀時延對應的DQS信號與時鐘信號的上升沿對齊，并根據上述類似的方法確定內存芯片的寫時延。然而，根據上述方法確定得到的讀時延和寫時延發送DQS信號時，可能會使得對端接收到的DQS信號的起始位置無法與正確的時鐘信號上升沿對齊，導致根據上述方法確定得到的內存參數的準確性較差。

發明內容

本發明實施例提供一種內存參數調節方法、裝置及設備，提高了確定得到的內存參數的準確性。

第一方面，本發明實施例提供一種內存參數調節方法，應用于內存控制器，該方法包括：

逐步減小內存芯片的初始讀時延，直至接收到內存芯片根據減小后的初始讀時延發送的DQS信號與時鐘信號的上升沿對齊時，得到所述內存芯片的第一讀時延；

逐步減小內存芯片的初始寫時延，直至所述內存芯片接收所述內存控制器根據減小后的初始寫時延發送到DQS信號與所述時鐘信號的上升沿對齊時，得到所述內存芯片的第一寫時延；

檢測接收到的、所述內存芯片根據所述第一讀時延發送的DQS信號的起始位置是否正確，若否，則將所述第一讀時延減小預設時鐘周期，直至所述內存芯片接收到的DQS信號的起始位置正確，得到調節后的第一讀時延；

根據所述調節后的第一讀時延和所述第一寫時延，對所述內存芯片進行讀寫測試，并判斷讀寫測試結果是否正確，若否，則將所述第一寫時延減小預設時鐘周期，直至所述讀寫測試結果正確。

在一種可能的實施方式中，逐步減小內存芯片的初始讀時延，并接收內存芯片根據減小后的初始讀時延發送的數據選通信號DQS信號，直至接收到的DQS信號與時鐘信號的上升沿對齊時，得到所述內存芯片的第一讀時延，包括：

接收所述內存芯片根據所述初始讀時延發送的DQS信號；

若接收到的DQS信號與所述時鐘信號的上升沿未對齊，則逐步減小所述初始讀時延，直至接收到所述內存芯片根據每次減小后的初始讀時延發送的DQS信號與所述時鐘信號的上升沿對齊；