[發(fā)明專利]一種保護集成電路版圖的方法

有效

• 申請?zhí)枺?/td>: 201710317212.6
• 申請日: 2017-05-04
• 公開（公告）號: CN108228953B
• 公開（公告）日: 2021-06-29
• 發(fā)明（設(shè)計）人: 蘇怡仁;李宗正;陳鴻業(yè)
• 申請（專利權(quán)）人: 安仲科技股份有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 北京中博世達專利商標(biāo)代理有限公司 11274
• 代理人: 王晶

本發(fā)明公開了一種使用計算機中至少一個處理器執(zhí)行集成電路版圖的加密或解密的方法。加密方法包含從數(shù)據(jù)庫獲得集成電路版圖物件的一個記錄。將所述集成電路版圖物件的數(shù)據(jù)轉(zhuǎn)換為第一字節(jié)數(shù)組。上述第一字節(jié)數(shù)組被加密為第二字節(jié)數(shù)組。將所述第二字節(jié)數(shù)組的每一個字節(jié)定義為一個加密值以產(chǎn)生多個加密值。最后，具有多個加密值的加密對象即產(chǎn)生于一特定層的上面。

技術(shù)領(lǐng)域

本發(fā)明涉及一種集成電路設(shè)計的方法，更詳而言之，其為一種透過加解密從而保護集成電路版圖的方法。

背景技術(shù)

一般來說，集成電路(integrated circuit,IC)可以被視為一種由包含晶體管組件與電阻組件所組成的圖形。這樣的圖形通常被稱為電路圖網(wǎng)表(netlist)。每種不同的組件被對映為一或多種二維架構(gòu)的版圖對象，并排列成矩形、多邊形或線形的結(jié)構(gòu)。接下來，這些版圖物件用于定義半導(dǎo)體晶粒內(nèi)的區(qū)域，其使用不同的處理步驟，例如摻雜或布植，以在集成電路制造時產(chǎn)生N型或P型區(qū)域。每一個版圖對象必須能符合其幾何形狀的要求以滿足對象與對象之間的相對關(guān)系。通過設(shè)定好的制造規(guī)則，使最終集成電路產(chǎn)品符合規(guī)格的可能性增加。其優(yōu)點舉例來說可使所制造出來的版圖對象所占之面積最小化，以在固定空間中盡可能容納最多的版圖對象，上述優(yōu)點僅為舉例，熟悉此領(lǐng)域之技術(shù)人員當(dāng)知其優(yōu)點不以此為限。

一般而言，電路設(shè)計工程師通常以電路圖網(wǎng)表的形式進行集成電路設(shè)計，其需參考設(shè)計中的電路所欲連接之處。設(shè)計工程師于設(shè)計時間通常會使用自動化輔助設(shè)計軟件(electronic design automation，EDA)協(xié)助集成電路版圖。所述軟件通常提供了創(chuàng)建、編輯與分析集成電路設(shè)計版圖。工程師于設(shè)計集成電路時，通常使用位置與路徑工具(placement and routing tool，PR tool)以描述電路圖網(wǎng)表集成電路并自動產(chǎn)生所含組件模塊集成電路內(nèi)每個裝置的位置和排列，并且形成裝置終端互相連接的內(nèi)部布線，每當(dāng)設(shè)計出一個新的集成電路版圖時，PR tool將每個裝置視為具有預(yù)定版圖的單獨單元，接著PR tool運行其內(nèi)部的算法進行其版圖的迭代演算，直到滿足預(yù)先設(shè)定的設(shè)計條件限制，例如其于集成電路基板上的尺寸大小與長寬比例、信號路徑延遲(signal pathdelays)、組件模塊寬度和間距、所消耗的功率或其他的限制考慮。

自動化輔助設(shè)計軟件通過上述程序創(chuàng)建出集成電路電路圖網(wǎng)表，有些于物理設(shè)計(Physical Design，PD)階段時需要將網(wǎng)表轉(zhuǎn)換為集成電路版圖時的操作包括：(1)組件于集成電路中的位置；(2)物件于集成電路中的布線；(3)為了完成集成電路圖所需的操作，例如設(shè)計基板/孔洞的接觸表面與電源/接地的布線。上述物理設(shè)計的結(jié)果即為集成電路的版圖。

因為鄰近之間的組件可能有不可預(yù)期的交互作用的關(guān)系，較為先進或新興的集成電路制程于制造過程中不可隨意的于基板上印刷電路。

知識產(chǎn)權(quán)模塊(Intellectual Property(IP)block)的發(fā)展，其各式種類的設(shè)計可被應(yīng)用在廣泛和多樣的系統(tǒng)里面。例如高階編碼、標(biāo)準(zhǔn)組件模塊數(shù)據(jù)庫與版圖等等，其于應(yīng)用時于所設(shè)計目標(biāo)的系統(tǒng)需經(jīng)過整合與測試。例如一個集成電路設(shè)計團隊將某個IP模塊置入所述團隊的設(shè)計中以進行確效驗證，而此驗證階段則會衍伸出IP模塊電路版圖保護的問題。

為了解決IP于驗證階段時電路版圖保護的問題，先前技術(shù)使用一種較為直觀的方式：自動化輔助設(shè)計軟件可以分析IP的設(shè)計。此種方法在設(shè)計時間時可以被用在物理與邏輯驗證。例如Verilog或Spice兩個設(shè)計軟件如今都支持此功能。一個IP提供者可將一個已經(jīng)加密的模塊給予設(shè)計團隊。