[發明專利]半導體器件及其形成方法

有效

• 申請號: 201710310410.X
• 申請日: 2017-05-05
• 公開（公告）號: CN108807177B
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 張海洋;陳卓凡
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/08;H01L29/10;H01L29/423;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體器件及其形成方法，其中方法包括：提供基底；在所述基底上形成源漏材料層和位于源漏材料層上的掩膜層，所述掩膜層中具有第一槽，第一槽暴露出部分源漏材料層；在第一槽的側壁形成保護層；以所述掩膜層和保護層為掩膜，刻蝕第一槽底部的源漏材料層，在源漏材料層中形成貫穿源漏材料層的第二槽；形成第二槽后，去除保護層；去除保護層后，形成溝道材料層和位于溝道材料層上的柵極結構，所述溝道材料層位于第一槽與第二槽的側壁和底部；形成溝道材料層和柵極結構后，去除掩膜層。所述方法提高了半導體器件電學性能的穩定性。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體器件及其形成方法。

背景技術

MOS(金屬-氧化物-半導體)晶體管，是現代集成電路中最重要的元件之一。MOS晶體管的基本結構包括：半導體襯底；位于半導體襯底表面的柵極結構，所述柵極結構包括：位于半導體襯底表面的柵介質層以及位于柵介質層表面的柵電極層；位于柵極結構兩側半導體襯底中的源漏摻雜區。

隨著半導體技術的發展，傳統的平面式的MOS晶體管對溝道電流的控制能力變弱，造成嚴重的漏電流。鰭式場效應晶體管(Fin FET)是一種新興的多柵器件，它一般包括凸出于半導體襯底表面的鰭部，覆蓋部分所述鰭部的頂部表面和側壁的柵極結構，位于柵極結構兩側的鰭部中的源漏摻雜區。

隨著半導體技術的進一步發展，無論是平面式MOS晶體管還是鰭式場效應晶體管，對溝道電流的控制能力提出更高的要求。為此，提出一種具有超薄溝道的半導體器件。

然而，現有技術中形成的超薄溝道的半導體器件的性能較差。

發明內容

本發明解決的問題是提供一種半導體器件及其形成方法，以提高半導體器件電學性能的穩定性。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供基底；在所述基底上形成源漏材料層和位于源漏材料層上的掩膜層，所述掩膜層中具有第一槽，第一槽暴露出部分源漏材料層；在第一槽的側壁形成保護層；以所述掩膜層和保護層為掩膜，刻蝕第一槽底部的源漏材料層，在源漏材料層中形成貫穿源漏材料層的第二槽；形成第二槽后，去除保護層；去除保護層后，形成溝道材料層和位于溝道材料層上的柵極結構，所述溝道材料層位于第一槽與第二槽的側壁和底部；形成溝道材料層和柵極結構后，去除掩膜層。

可選的，所述保護層的材料包括氮化硅；所述掩膜層的材料包括氧化硅。

可選的，形成所述保護層的步驟包括：在所述第一槽的側壁和底部以及掩膜層的頂部表面形成保護材料層；回刻蝕保護材料層直至暴露出掩膜層的頂部表面和源漏材料層的頂部表面，形成所述保護層。

可選的，形成所述溝道材料層和柵極結構的方法包括：在所述第一槽和第二槽的側壁和底部、以及掩膜層上形成溝道材料膜；在所述溝道材料膜表面形成柵極結構材料層；形成所述柵極結構材料層后，形成填充滿第一槽和第二槽的填充層；平坦化所述柵極結構材料層和溝道材料膜直至暴露出掩膜層和填充層的頂部表面，使溝道材料膜形成溝道材料層，使柵極結構材料層形成柵極結構。

可選的，所述填充層的材料為氧化硅或底部抗反射層材料。

可選的，形成所述填充層的工藝包括旋涂工藝。

可選的，平坦化所述柵極結構材料層和溝道材料膜的工藝包括化學機械研磨工藝。

可選的，還包括：平坦化所述柵極結構材料層和溝道材料膜后，去除所述填充層。

可選的，在去除所述填充層的過程中去除所述掩膜層。

可選的，所述溝道材料膜的材料包括MoS₂；形成所述溝道材料膜的工藝包括固體源氣相化學沉積工藝。