[發明專利]鎖相環路相位同步的裝置和方法

有效

• 申請號: 201710309958.2
• 申請日: 2017-05-05
• 公開（公告）號: CN107347006B
• 公開（公告）日: 2020-07-31
• 發明（設計）人: C·邁爾;D·J·邁克勞瑞恩;C·W·安杰爾;S·德賽;S·R·巴爾
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H04L7/033
• 分類號: H04L7/033
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 張鑫

提供了鎖相環(PLL)相位同步的裝置和方法。在某些配置中，RF通信系統包括產生一個或多個輸出時鐘信號的PLL和同步PLL相位的相位同步電路。相位同步電路包括采樣電路，其通過基于參考時鐘信號的定時對一個或多個輸出時鐘信號進行采樣而產生采樣。此外，相位同步電路包括相位差計算電路，其基于采樣以及表示PLL的相位的跟蹤數字相位信號而產生相位差信號。相位同步電路還包括相位調整控制電路，其基于相位差信號向PLL提供相位調整，以同步PLL。

技術領域

本發明的實施例涉及電子系統，更具體地涉及鎖相環的相位同步。

背景技術

鎖相環(PLL)可以用于各種應用中，用于產生具有與參考時鐘信號的受控相位和頻率關系的輸出時鐘信號。PLL可用于例如電信系統和/或芯片到芯片通信。

可以通過在PLL的反饋環路中提供整數分頻器來實現整數N PLL。整數N PLL可以用于通過選擇分頻器的整數除數N來合成參考頻率步進的輸出頻率。例如，在穩態下，PLL的輸出時鐘信號的頻率被控制為參考時鐘信號頻率的N倍。因此，在整數N PLL中，在穩態下，輸出時鐘信號對于參考時鐘信號的每個周期具有N個周期。

為了提供更精細的輸出頻率調整步驟，可以使用分數N的PLL。與使用整數除法值的整數N PLL相反，分數N PLL允許小數除數值。在穩定狀態下，PLL的輸出時鐘信號的頻率被控制為參考時鐘信號頻率的N+F/M倍，其中N是分頻值的整數部分，F/M是分頻值的小數部分。

發明內容

在一個方面，提供了一種射頻(RF)通信系統。RF通信系統包括被配置為產生一個或多個輸出時鐘信號的鎖相環(PLL)，被配置為通過基于參考時鐘信號的定時對一個或多個輸出時鐘信號進行采樣來生成多個采樣的采樣電路相位差計算電路，被配置為基于所述多個采樣和表示所述PLL的相位的跟蹤數字相位信號而產生相位差信號，以及相位調整控制電路，被配置為基于所述PLL提供相位調整相位差信號以使PLL同步。

在另一方面，提供了一種頻率合成器中的相位同步的方法。該方法包括使用鎖相環(PLL)產生一個或多個輸出時鐘信號，基于參考時鐘信號的定時對一個或多個輸出時鐘信號進行采樣而產生多個樣本，基于所述多個樣本和表示所述PLL的相位的跟蹤數字相位信號，并且通過提供基于所述相位差信號的相位調整而同步所述PLL。

在另一方面，提供了一種大規模多輸入多輸出(MIMO)系統。大量MIMO系統包括多個頻率合成器，其被配置為基于公共參考時鐘信號的定時產生多個本地振蕩器信號。此外，多個頻率合成器的第一頻率合成器包括被配置為產生多個本地振蕩器信號中的一個或多個本機振蕩器信號的鎖相環(PLL)，被配置為通過采樣生成多個采樣基于公共參考時鐘信號的定時的一個或多個本地振蕩器信號，被配置為基于多個采樣產生相位差信號的相位差計算電路和表示PLL的相位的跟蹤數字相位信號，以及相位調整控制電路，被配置為基于相位差信號向PLL提供相位調整。

附圖說明

圖1A是海量多輸入多輸出(MIMO)基站的一個實施例的示意圖。

圖1B是圖1A的海量MIMO基站的收發器系統的一個實施例的示意圖。

圖2是RF通信系統的一個實施例的示意圖。

圖3A是根據一個實施例的頻率合成器的示意圖。

圖3B是根據另一實施例的頻率合成器的示意圖。

圖4A是根據另一實施例的頻率合成器的示意圖。

圖4B是示出累積相位差計算器的一個實施例的操作的曲線圖。

圖5是根據另一實施例的頻率合成器的示意圖。

圖6A是根據另一實施例的頻率合成器的示意圖。