[發(fā)明專利]FinFET結(jié)構(gòu)及其形成方法

有效

• 申請?zhí)枺?/td>: 201710286253.3
• 申請日: 2017-04-27
• 公開（公告）號: CN107424932B
• 公開（公告）日: 2020-01-14
• 發(fā)明（設(shè)計(jì)）人: 林志翰;林志忠;李俊鴻
• 申請（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/06;H01L29/10;H01L29/423;H01L29/78
• 代理公司: 11409 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 章社杲;李偉

一種方法的實(shí)施例，包括在襯底的第一區(qū)中形成第一鰭并且在襯底的第二區(qū)中形成第二鰭，在襯底上形成第一隔離區(qū)，第一隔離區(qū)圍繞第一鰭和第二鰭，在第一鰭上方形成第一偽柵極并且在第二鰭上方形成第二偽柵極，第一偽柵極和第二偽柵極具有相同的縱向軸線，用第一替換柵極替換第一偽柵極并且用第二替換柵極替換第二偽柵極，在第一替換柵極和第二替換柵極之間形成第一凹槽，以及在第一凹槽中填充絕緣材料以形成第二隔離區(qū)。本發(fā)明實(shí)施例涉及FinFET結(jié)構(gòu)及其形成方法。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及FinFET結(jié)構(gòu)及其形成方法。

背景技術(shù)

半導(dǎo)體器件廣泛用于諸如計(jì)算機(jī)、手機(jī)等的大量的電子器件中。半導(dǎo)體器件包括通過在半導(dǎo)體晶圓上方沉積多種類型的材料薄膜并且圖案化材料薄膜以形成該集成電路而在半導(dǎo)體晶圓上形成的集成電路。集成電路包括諸如金屬氧化物半導(dǎo)體(MOS)晶體管的場效應(yīng)晶體管(FET)。

半導(dǎo)體工業(yè)的一個(gè)目標(biāo)是不斷縮小單獨(dú)的FET的尺寸同時(shí)增大單獨(dú)的FET的速度。為了實(shí)現(xiàn)這些目標(biāo)，正研究和實(shí)現(xiàn)鰭式場效應(yīng)晶體管(FinFET)或多柵極晶體管。然而，隨著新器件結(jié)構(gòu)和甚至FinFET的不斷縮小，發(fā)現(xiàn)了新的挑戰(zhàn)。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一些實(shí)施例，提供了一種形成FinFET結(jié)構(gòu)的方法，包括：在襯底的第一區(qū)中形成第一鰭并且在所述襯底的第二區(qū)中形成第二鰭；在所述襯底上形成第一隔離區(qū)，所述第一隔離區(qū)圍繞所述第一鰭和所述第二鰭；在所述第一鰭上方形成第一偽柵極并且在所述第二鰭上方形成第二偽柵極，所述第一偽柵極和所述第二偽柵極具有相同的縱向軸線；用第一替換柵極替換所述第一偽柵極并且用第二替換柵極替換所述第二偽柵極；在所述第一替換柵極和所述第二替換柵極之間形成第一凹槽；以及在所述第一凹槽中填充絕緣材料以形成第二隔離區(qū)。

根據(jù)本發(fā)明的另一些實(shí)施例，還提供了一種形成FinFET結(jié)構(gòu)的方法，包括：在襯底上方形成第一鰭和第二鰭；在所述襯底上形成第一隔離區(qū)，所述第一隔離區(qū)圍繞所述第一鰭和所述第二鰭；在所述第一鰭和所述第二鰭的頂面和側(cè)壁上方形成第一偽柵極堆疊件；圖案化所述第一偽柵極堆疊件以暴露所述第一鰭和所述第二鰭的溝道區(qū)，同時(shí)在所述第一鰭和所述第二鰭之間留下所述第一偽柵極堆疊件的第一部分；在所述第一鰭的暴露的溝道區(qū)上方形成第一替換柵極堆疊件；在所述第二鰭的暴露的溝道區(qū)上方形成第二替換柵極堆疊件；以及用介電材料替換所述第一偽柵極堆疊件的所述第一部分以形成第二隔離區(qū)。

根據(jù)本發(fā)明的又一些實(shí)施例，還提供了一種FinFET結(jié)構(gòu)，包括：第一鰭和第二鰭，所述第一鰭位于襯底上方和所述第二鰭位于所述襯底上方；第一隔離區(qū)，位于所述襯底上，所述第一隔離區(qū)圍繞所述第一鰭和所述第二鰭；第一柵極堆疊件和第二柵極堆疊件，所述第一柵極堆疊件位于所述第一鰭上方，和所述第二柵極堆疊件位于所述第二鰭上方，所述第一柵極堆疊件和所述第二柵極堆疊件具有相同的縱向軸線；以及第二隔離區(qū)，插入在所述第一柵極堆疊件和所述第二柵極堆疊件之間，所述第二隔離區(qū)從底面朝向頂面逐漸變窄，所述第二隔離區(qū)的所述底面鄰近所述第一隔離區(qū)，所述第二隔離區(qū)的所述頂面遠(yuǎn)離所述第一隔離區(qū)。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以最佳地理解本發(fā)明的各個(gè)方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件沒有按比例繪制。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意增加或減少。

圖1是在三維視圖中的鰭場效應(yīng)晶體管(FinFET)的實(shí)例。

圖2至圖6、圖7A至圖7B、圖8A至圖8B、圖9A至圖9B、圖10A至圖10B、圖11A至圖11C、圖12A至圖12C、圖13A至圖13C、圖14A至圖14C、圖15A至圖15C、圖16A至圖16C、圖17A至圖17C、圖18A至圖18C、圖19A至圖19D，以及圖20A至圖20B是根據(jù)一些實(shí)施例在FinFET的制造中的中間階段的截面圖、三維視圖，以及頂視圖。

具體實(shí)施方式