[發明專利]一種CMOS SOI射頻開關電路

有效

• 申請號: 201710271983.6
• 申請日: 2017-04-24
• 公開（公告）號: CN108736866B
• 公開（公告）日: 2021-12-28
• 發明（設計）人: 朱雄輝;劉斌;周勇
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: H03K17/041
• 分類號: H03K17/041;H03K17/687
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 姜春咸;馮建基

本文公布了一種CMOS SOI射頻開關電路，包括：主NFET Stack、輔助NFET Stack、PFET Stack、第一電容以及第二電容；所述主NFET Stack和所述輔助NFET Stack的柵極分別逐級與所述PFET Stack的漏源極連接；所述主NFET Stack一端連接輔助NFET Stack和第一電容，另一端接地；所述輔助NFET Stack一端連接主NFET Stack和第二電容，另一端接地；所述PFET Stack連接控制第二偏置電壓；所述CMOS SOI射頻開關電路的通斷狀態通過第一偏置電壓和第二偏置電壓控制。本申請能夠在不降低NFET柵極電容的前提下提高開關切換速度。

技術領域

本發明涉及射頻集成電路領域，尤其涉及一種CMOS SOI射頻開關電路。

背景技術

隨著無線通信技術的高速發展和新的終端形態的不斷演進，無線通信移動終端的射頻前端系統需要支持的模式和頻段也不斷增加，這無疑增加了射頻前端架構的復雜度，特別是在提高系統的集成度上。目前，國內外研究人員正致力于全集成整個射頻前端系統，但是，遺憾的是RF transceiver(射頻收發機)模塊和實現較高的輸出信號功率的RF PA(射頻功率放大器)模塊仍然難以實現完全的片內集成，其主要原因在于前者為了實現低功耗和全集成，通常采用傳統的CMOS體硅工藝，而后者為了獲得高線性度、大功率的輸出信號，不得不采用電子遷移率相對較高的GaAs或者GaN工藝。為了提高整個射頻前端系統的集成度，除了實現片內集成RF transceiver之外，通常將多種工作模式的RF PA與實現多模式、多頻段選擇的射頻開關封裝在一起，組成一個完整的PA模組。為了盡量減少PA模組的封裝面積，目前大多數射頻開關均采用SOI工藝，因為其與CMOS工藝有良好的兼容性，并且可以集成控制電路和MIPI接口電路。

采用SOI工藝的射頻開關雖然具有低成本、易于集成的優勢，但是存在著耐壓能力差、功率容量低的問題，目前較為常見的解決辦法是采用stack(場效應管堆疊式)結構，如圖1所示。圖1中，ANT為收發射頻信號的天線，TX為功率放大器的輸出信號，RX為接收到的射頻信號。NFET管(N型場效應管)101、102、103、104和NFET管109、110、111、112均采用stack結構，分別構成兩組Series Switch(串聯開關)。同樣地，NFET管105、106、107、108和NFET管113、114、115、116則分別構成兩組Shunt Switch(分流接地開關，與Series Switch并聯的接地開關)。第一類電阻117～132分別接在各個NFET管的漏源極之間，其作用是使NFET分壓均勻。第三類電阻133～148分別接在各個NFET的體極，其阻值大小通常為50～100KΩ，其作用是防止信號功率通過極間電容泄漏到體極，從而影響體極控制電壓的穩定性。同理，第二類電阻149～164則分別接在柵極，其作用與電阻133～148相似。整個開關(Switch)通過偏置電壓VB1～VB4與VG1～VG4的大小來控制開關的通斷狀態。圖1這類傳統的串并聯stack結構，雖然具有功率容量大、抑制諧波能力強、隔離度高的優點，但是卻限制了開關的切換速度，特別是Shunt Switch的開關速度。為了提高Shunt Switch的開關切換速度，相關技術的方法是通過降低分流接地場效應管(Shunt FET)的柵極電容，從而降低器件跨導，但是這樣會導致柵氧化層更易被擊穿。

針對相關技術中串并聯stack結構中Shunt Switch存在開關時間過長的問題，目前還未提出有效的解決方案。

發明內容

為了解決上述技術問題，本發明實施例提供了一種CMOS SOI射頻開關電路。

本申請提供了：

一種CMOS SOI射頻開關電路，包括：