[發(fā)明專利]人工神經(jīng)網(wǎng)絡(luò)處理裝置

有效

• 申請?zhí)枺?/td>: 201710258566.8
• 申請日: 2017-04-19
• 公開（公告）號: CN107679620B
• 公開（公告）日: 2020-05-26
• 發(fā)明（設(shè)計(jì)）人: 方紹峽;隋凌志;于謙;王俊斌;單羿
• 申請（專利權(quán)）人: 賽靈思公司
• 主分類號: G06N3/06
• 分類號: G06N3/06;G06N3/063
• 代理公司: 北京卓孚律師事務(wù)所 11821
• 代理人: 任宇

1.一種用于運(yùn)行神經(jīng)網(wǎng)絡(luò)的神經(jīng)網(wǎng)絡(luò)處理器，包括：

內(nèi)存控制器組，其包括一個(gè)或多個(gè)內(nèi)存控制器，每個(gè)內(nèi)存控制器用于訪問對應(yīng)的外部儲(chǔ)存芯片，所述外部儲(chǔ)存芯片儲(chǔ)存神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)和指令；

片上總線，用于內(nèi)存控制器組與處理器內(nèi)核陣列之間的通信；和

處理器內(nèi)核陣列，所述處理器內(nèi)核陣列包括一個(gè)或多個(gè)處理器內(nèi)核，每個(gè)處理器內(nèi)核進(jìn)一步包括：

寄存器，用于配置神經(jīng)網(wǎng)絡(luò)處理器的工作參數(shù)和獲取神經(jīng)網(wǎng)絡(luò)處理器的工作狀態(tài)；

第一指令單元，用于獲取并解析外部儲(chǔ)存芯片中的指令；

第二指令單元，用于獲取并解析外部儲(chǔ)存芯片中的指令；

指令分發(fā)單元，用于選擇啟動(dòng)第一指令單元和第二指令單元中的一個(gè)，并將啟動(dòng)的指令單元的解析結(jié)果傳遞至數(shù)據(jù)傳輸控制器；

數(shù)據(jù)傳輸控制器，用于基于解析結(jié)果將外部儲(chǔ)存芯片中的神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)寫入緩存模塊，以及將計(jì)算模塊的計(jì)算結(jié)果從緩存模塊寫回外部儲(chǔ)存芯片；

緩存模塊，用于儲(chǔ)存神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)和計(jì)算模塊的計(jì)算結(jié)果，所述計(jì)算結(jié)果包括中間計(jì)算結(jié)果和最終計(jì)算結(jié)果；和

計(jì)算模塊，其包括一個(gè)或多個(gè)計(jì)算單元，用于進(jìn)行運(yùn)行神經(jīng)網(wǎng)絡(luò)所需的計(jì)算。

2.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，所述第一指令單元還包括：

第一指令獲取單元，用于獲取外部儲(chǔ)存芯片組中的指令；

第一指令解析單元，用于對獲取的指令進(jìn)行解析以獲得解析結(jié)果。

3.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，所述第二指令單元還包括：

第二指令獲取單元，用于獲取外部儲(chǔ)存芯片組中的指令；

第二指令解析單元，用于對獲取的指令進(jìn)行解析以獲得解析結(jié)果。

4.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，指令分發(fā)單元對第一指令單元或第二指令單元的解析結(jié)果進(jìn)一步解碼，并將解碼結(jié)果發(fā)送至數(shù)據(jù)傳輸控制器。

5.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，計(jì)算模塊還包括：

卷積計(jì)算單元陣列，包括多個(gè)卷積計(jì)算單元，每個(gè)卷積計(jì)算單元用于進(jìn)行卷積計(jì)算并獲得卷積計(jì)算結(jié)果；和

混合計(jì)算單元，用于進(jìn)行混合計(jì)算并獲得混合計(jì)算結(jié)果。

6.根據(jù)權(quán)利要求5所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，卷積計(jì)算單元還包括：

乘法器陣列，用于進(jìn)行卷積計(jì)算并獲得卷積計(jì)算結(jié)果；

加法樹，其與乘法器陣列相連，用于對卷積計(jì)算結(jié)果求和；和

非線性計(jì)算陣列，其與所述加法樹相連，用于把非線性函數(shù)操作應(yīng)用到加法樹的輸出上。

7.根據(jù)權(quán)利要求5所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，混合計(jì)算單元還包括：池化計(jì)算單元、逐元素計(jì)算單元、尺寸變換計(jì)算單元和全連接計(jì)算單元。

8.根據(jù)權(quán)利要求1所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，所述緩存模塊進(jìn)一步包括：

數(shù)據(jù)寫調(diào)度單元，用于將神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)和計(jì)算模塊的計(jì)算結(jié)果寫入緩存池；

緩存池，用于儲(chǔ)存神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)和計(jì)算模塊的計(jì)算結(jié)果，所述計(jì)算結(jié)果包括中間計(jì)算結(jié)果和最終計(jì)算結(jié)果；

數(shù)據(jù)讀調(diào)度單元，用于從緩存池讀取計(jì)算所需的數(shù)據(jù)和計(jì)算模塊的計(jì)算結(jié)果。

9.根據(jù)權(quán)利要求8所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，所述緩存池進(jìn)一步包括：一個(gè)或多個(gè)緩存塊。

10.根據(jù)權(quán)利要求8所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，數(shù)據(jù)寫調(diào)度單元還包括：

一個(gè)或多個(gè)寫調(diào)度通道，每個(gè)寫調(diào)度通道用于與所述一個(gè)或多個(gè)計(jì)算單元中的對應(yīng)計(jì)算單元的輸出連通；和

寫仲裁單元，用于根據(jù)預(yù)定規(guī)則對所述一個(gè)或多個(gè)寫調(diào)度通道進(jìn)行排隊(duì)，從而對所述一個(gè)或多個(gè)計(jì)算單元的計(jì)算結(jié)果的寫入進(jìn)行調(diào)度。

11.根據(jù)權(quán)利要求8所述的神經(jīng)網(wǎng)絡(luò)處理器，其中，數(shù)據(jù)讀調(diào)度單元還包括：

一個(gè)或多個(gè)讀調(diào)度通道，每個(gè)讀調(diào)度通道用于與所述一個(gè)或多個(gè)卷積計(jì)算單元中的對應(yīng)計(jì)算單元的輸入連通；和

寫仲裁單元，用于根據(jù)預(yù)定規(guī)則對所述一個(gè)或多個(gè)讀調(diào)度通道進(jìn)行排隊(duì)，從而對所述一個(gè)或多個(gè)卷積計(jì)算單元的計(jì)算結(jié)果的讀取進(jìn)行調(diào)度。