[發(fā)明專利]信號處理電路

有效

• 申請?zhí)枺?/td>: 201710239375.7
• 申請日: 2017-04-13
• 公開（公告）號: CN106910480B
• 公開（公告）日: 2019-05-14
• 發(fā)明（設(shè)計）人: 張新城;張曉娥;田坤;趙樂;閆浩
• 申請（專利權(quán)）人: 昆山龍騰光電有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36
• 代理公司: 北京成創(chuàng)同維知識產(chǎn)權(quán)代理有限公司 11449
• 代理人: 蔡純;張靖琳

本發(fā)明公開了一種信號處理電路，用于對驅(qū)動芯片的供電電壓信號進行信號處理，包括第一反相器、第二反相器、第一電阻和第二電阻，其中，第一電阻、第一反相器和第二反相器串聯(lián)連接在信號輸入端和信號輸出端之間；第二電阻連接在第一電阻和第一反相器之間的節(jié)點與信號輸出端之間，第一反相器和第二反相器均有兩個極性相反的晶體管構(gòu)成，所述信號處理電路在信號輸入端的輸入電壓在預(yù)設(shè)閾值范圍內(nèi)時，所述信號輸出端輸出恒定電壓。

技術(shù)領(lǐng)域

本發(fā)明屬于顯示器領(lǐng)域，更具體地，涉及一種信號處理電路。

背景技術(shù)

由于液晶顯示裝置具有輕薄、節(jié)能、低功耗等優(yōu)點，已被廣泛應(yīng)用于電視、電腦、手機、數(shù)碼相機等電子設(shè)備中。

圖1示出根據(jù)現(xiàn)有技術(shù)的顯示裝置的示意性框圖。如圖1所示，顯示裝置包括顯示面板10、驅(qū)動芯片(Driver IC)20、以及電源芯片(Power IC)30。顯示面板10雖然未特別進行圖示，但是在玻璃基板上呈矩陣狀地配置有多個像素，各個像素具有串聯(lián)連接的薄膜晶體管和液晶元件。對各個像素的液晶元件施加共同電位Vcom。薄膜晶體管的選擇端子以列為單位連接于柵極掃描線G1～Gm，薄膜晶體管的信號端子以行為單位連接于在與柵極掃描線G1～Gm交叉的方向上配置的源極數(shù)據(jù)線S1～Sn。

在圖1中，驅(qū)動芯片20包括時序控制器21、柵極驅(qū)動器22以及源極驅(qū)動器23，柵極驅(qū)動器22與多條柵極掃描線G1～Gm連接，用于提供柵極電源，源極驅(qū)動器23與多條源極數(shù)據(jù)線S1～Sn連接，用于提供灰階電壓。時序控制器21分別與柵極驅(qū)動器22以及源極驅(qū)動器23相連接，從而向柵極驅(qū)動器22以及源極驅(qū)動器23提供各種時序信號。在一個幀周期內(nèi)，通過以柵極掃描線為單位使像素的薄膜晶體管導(dǎo)通來選擇柵極掃描線，在柵極掃描線的每個選擇期間(水平顯示期間)從源極數(shù)據(jù)線S1～Sn向液晶元件施加灰度電壓。所施加的灰度電壓由于薄膜晶體管被截止而在下一次選擇之前被保持為液晶元件的電容分量，保持液晶元件的快門(shutter)狀態(tài)。

液晶顯示裝置的驅(qū)動芯片20還需要外部的電源芯片30提供直流電壓+5V或+12V。例如，外部的電源芯片30向驅(qū)動芯片20提供源極正壓VSP、源極負壓VSN、柵極正壓VGH以及柵極負壓VGL。現(xiàn)有的驅(qū)動芯片20不具有抗干擾能力，若提供給驅(qū)動芯片20的電源電壓信號出現(xiàn)波動或過大時，驅(qū)動芯片20可能不能正常工作，導(dǎo)致顯示面板10出現(xiàn)閃爍現(xiàn)象，甚至畫面異常。更進一步地，電源電壓信號過大時，更會可能導(dǎo)致驅(qū)動芯片20被燒壞。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種信號處理電路。

根據(jù)本發(fā)明的一方面，提供一種信號處理電路，用于對驅(qū)動芯片的供電電壓信號進行信號處理，包括第一反相器、第二反相器、第一電阻和第二電阻，其中，第一電阻、第一反相器和第二反相器串聯(lián)連接在信號輸入端和信號輸出端之間；第二電阻連接在第一電阻和第一反相器之間的節(jié)點與信號輸出端之間，第一反相器和第二反相器均有兩個極性相反的晶體管構(gòu)成，所述信號處理電路在信號輸入端的輸入電壓在預(yù)設(shè)閾值范圍內(nèi)時，所述信號輸出端輸出恒定電壓。

優(yōu)選地，所述第一反相器包括第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的控制極相連，第一晶體管的第一極與接地端接地，第二晶體管的第二極與第一電壓相連，第一晶體管的第二極與第二晶體管的第一極相連。

優(yōu)選地，所述第一晶體管為NMOS管，第二晶體管為PMOS管。

優(yōu)選地，所述第二反相器包括第三晶體管和第四晶體管，所述第三晶體管和所述第四晶體管的控制極相連，第三晶體管的第一極與接地端接地，第四晶體管的第二極與第一電壓相連，第三晶體管的第二極與第四晶體管的第一極相連。

優(yōu)選地，所述第三晶體管為NMOS管，第四晶體管為PMOS管。