[發明專利]改善鎢金屬層蝕刻微負載的方法

有效

• 申請號: 201710216987.4
• 申請日: 2017-04-05
• 公開（公告）號: CN108695235B
• 公開（公告）日: 2019-08-13
• 發明（設計）人: 陳立強;李甫哲;郭明峰
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/3213
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種改善鎢金屬層蝕刻微負載的方法。首先，提供一半導體基底，具有一主表面，其中該半導體基底上具有多個溝槽。在該半導體基底上全面沉積一鎢金屬層，并使該鎢金屬層填滿該多個溝槽。對該鎢金屬進行一平坦化制作工藝，以于該鎢金屬層上形成一平坦化層。進行一第一蝕刻步驟，完全蝕除該平坦化層及部分該鎢金屬層，其中該平坦化層及該鎢金屬層于該第一蝕刻步驟的蝕刻選擇比為1：1。再進行一第二蝕刻步驟，繼續蝕刻該鎢金屬層，直到該鎢金屬層的上表面低于該半導體基底的該主表面。

技術領域

本發明涉及半導體制作工藝技術領域，特別是涉及一種改善鎢金屬層蝕刻微負載的方法。

背景技術

已知，動態隨機存取存儲器的制作工藝中通常會進行埋入字符線的制作，其步驟包括在半導體基底中形成埋入字符線溝槽，再以化學氣相沉積制作工藝在半導體基底上及埋入字符線溝槽內沉積鎢金屬層，接著凹陷蝕刻鎢金屬層，直到鎢金屬層的上表面低于半導體基底的主表面。

上述作法的缺點在于鎢金屬層沉積后的表面粗糙度太大，因此在凹陷蝕刻鎢金屬層步驟時會有蝕刻微負載(micro loading effect)現象，并導致埋入字符線的鎢金屬層上表面并非位于同一水平面上，對于元件的電性表現有不良的影響。

發明內容

本發明的主要目的在于提供一種改良的半導體制作工藝，以解決現有技術的不足與缺點。

本發明一實施例公開一種改善鎢金屬層蝕刻微負載的方法。首先，提供一半導體基底，具有一主表面，其中該半導體基底上具有多個溝槽。在該半導體基底上全面沉積一鎢金屬層，并使該鎢金屬層填滿該多個溝槽。對該鎢金屬進行一平坦化制作工藝，以于該鎢金屬層上形成一平坦化層。進行一第一蝕刻步驟，完全蝕除該平坦化層及部分該鎢金屬層，其中該平坦化層及該鎢金屬層于該第一蝕刻步驟的蝕刻選擇比為1：1。再進行一第二蝕刻步驟，繼續蝕刻該鎢金屬層，直到該鎢金屬層的上表面低于該半導體基底的該主表面。

為讓本發明上述目的、特征及優點能更明顯易懂，下文特舉優選實施方式，并配合所附的附圖，作詳細說明如下。然而優選實施方式與附圖僅供參考與說明用，并非用來對本發明加以限制者。

附圖說明

圖1至圖5為依據本發明實施例所繪示的改善鎢金屬層蝕刻微負載的方法示意圖。

主要元件符號說明

100 半導體基底

100a 主表面

102 介電層

104 阻障層

110 鎢金屬層

110a 粗糙表面

110b 表面

110c 平坦表面

110d 上表面

120 平坦化層

120a 平坦表面

12、14、16 溝槽絕緣結構

121、122、123 溝槽填充絕緣層

141～145 溝槽

具體實施方式

在本發明的以下詳細描述中，所參考的附圖也構成說明書的一部分，其例示出可具體實踐本發明的實施例。這些實施例已描述足夠的細節以使本領域的技術人員能夠實踐本發明。

其它實施例可以被利用，并且可以做出結構，邏輯和電性上的變化而不脫離本發明的范圍。下面的詳細說明，因此，不被視為具有限制意義，并且本發明的范圍是由所附權利要求而定。